本文關(guān)鍵詞：一種抗攻擊密碼電路的設(shè)計與實現(xiàn)

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【摘要】：隨著集成電路的發(fā)展,嵌入式產(chǎn)品的應(yīng)用越來越廣泛。但與此同時,一些應(yīng)用場合對嵌入式產(chǎn)品的安全性提出了很高的要求,其中,對抵抗功耗分析攻擊的要求尤為高。恒定功耗單元是抵抗功耗分析攻擊十分有效的方法,而WDDL技術(shù)因具有資源消耗低、可移植性、可設(shè)計性等特點而得到廣泛研究。本文重點研究了基于WDDL的抗功耗分析攻擊DES密碼電路的設(shè)計與實現(xiàn)。首先,本文介紹了功耗分析攻擊的物理基礎(chǔ),闡述了各種功耗分析攻擊技術(shù)的原理與方法,分析了現(xiàn)有的抗功耗分析攻擊措施的優(yōu)缺點,確定了本文基于WDDL的密碼電路設(shè)計路線。其次,本文設(shè)計了基于FPGA的WDDL半定制設(shè)計流程,并在FPGA上實現(xiàn)差分布線。同時,本文設(shè)計了實測功耗分析攻擊平臺對設(shè)計的抗功耗分析攻擊密碼電路進(jìn)行測試分析。最后,根據(jù)FPGA設(shè)計的成功經(jīng)驗,本文實現(xiàn)了基于SMIC-0.18um工藝的WDDL密碼電路,設(shè)計了WDDL的ASIC設(shè)計前端和后端流程,并提出交叉線的差分布線方法,提高了差分布線負(fù)載平衡效果。同時,本文還設(shè)計了基于電子設(shè)計自動化軟件的仿真功耗分析攻擊平臺,對WDDL的ASIC抗功耗分析攻擊密碼電路進(jìn)行了測試評估。論文中給出了仿真和實測結(jié)果。實測結(jié)果表明,FPGA的抗攻擊DES密碼電路在50萬條功耗軌跡下仍然未能攻破。仿真驗證表明,攻破ASIC的抗攻擊DES密碼電路所需要的功耗軌跡數(shù)量是攻破無防護(hù)密碼電路所需要功耗軌跡數(shù)量的150倍,WDDL的DES密碼電路的抗功耗攻擊能力大幅提高。
【關(guān)鍵詞】：功耗分析攻擊 功耗分析攻擊平臺 密碼電路 WDDL
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN918.4
【目錄】：

• 摘要4-5
• ABSTRACT5-9
• 第一章 緒論9-13
• 1.1 論文的背景9-10
• 1.2 國內(nèi)外的研究現(xiàn)狀10-11
• 1.3 論文的主要工作和結(jié)構(gòu)安排11-13
• 第二章 功耗分析攻擊理論及防護(hù)措施13-33
• 2.1 功耗分析攻擊的物理基礎(chǔ)13-21
• 2.1.1 功耗的基本構(gòu)成14-17
• 2.1.1.1 靜態(tài)功耗14-15
• 2.1.1.2 動態(tài)功耗15-17
• 2.1.2 功耗軌跡的統(tǒng)計特性17-21
• 2.1.2.1 功耗軌跡的組成18
• 2.1.2.2 單功耗點特性18-21
• 2.2 功耗分析攻擊原理與技術(shù)21-25
• 2.2.1 簡單功耗分析攻擊原理21-22
• 2.2.2 差分功耗分析攻擊原理22-23
• 2.2.3 相關(guān)系數(shù)功耗分析攻擊原理23-25
• 2.3 功耗分析攻擊防護(hù)技術(shù)25-31
• 2.3.1 掩碼技術(shù)25-28
• 2.3.1.1 布爾掩碼與算術(shù)掩碼25
• 2.3.1.2 架構(gòu)級掩碼技術(shù)25-27
• 2.3.1.3 元件級掩碼技術(shù)27-28
• 2.3.2 隱藏技術(shù)28-31
• 2.3.2.1 隨機化功耗技術(shù)29
• 2.3.2.2 恒定功耗單元技術(shù)29-31
• 2.4 本章小結(jié)31-33
• 第三章 WDDL抗功耗攻擊密碼電路FPGA設(shè)計與驗證33-63
• 3.1 FPGA的WDDL單元庫設(shè)計33-38
• 3.1.1 組合邏輯單元設(shè)計34-36
• 3.1.2 時序邏輯單元設(shè)計36-38
• 3.2 WDDL的DES密碼電路FPGA設(shè)計38-49
• 3.2.1 DES算法設(shè)計38-40
• 3.2.2 DES密碼電路設(shè)計40-42
• 3.2.3 WDDL的DES密碼電路設(shè)計42-47
• 3.2.4 FPGA復(fù)制差分布線方法實現(xiàn)47-49
• 3.3 FPGA實測功耗攻擊平臺設(shè)計49-58
• 3.3.1 功耗軌跡采集系統(tǒng)設(shè)計49-55
• 3.3.1.1 采樣電路設(shè)計50-51
• 3.3.1.2 示波器的配置51-52
• 3.3.1.3 采樣系統(tǒng)上位機軟件設(shè)計52-55
• 3.3.2 功耗軌跡預(yù)處理算法設(shè)計55-56
• 3.3.2.1 功耗軌跡對齊算法設(shè)計55
• 3.3.2.2 功耗軌跡壓縮算法設(shè)計55-56
• 3.3.3 功耗攻擊模型的建立56
• 3.3.4 實測平臺功耗攻擊結(jié)果56-58
• 3.4 FPGA的抗攻擊DES密碼電路抗攻擊能力測試與分析58-61
• 3.4.1 CPA攻擊測試參數(shù)設(shè)置與測試過程58-59
• 3.4.2 CPA攻擊測試結(jié)果59-60
• 3.4.3 功耗攻擊測試結(jié)果分析60-61
• 3.5 本章小結(jié)61-63
• 第四章 WDDL抗功耗攻擊密碼電路ASIC設(shè)計與驗證63-93
• 4.1 WDDL的ASIC庫單元設(shè)計63-71
• 4.1.1 組合邏輯單元設(shè)計63-65
• 4.1.2 時序邏輯單元設(shè)計65-66
• 4.1.3 基于SMIC-0.18um工藝的WDDL單元功耗平衡性分析66-70
• 4.1.4 單元面積與功耗開銷70-71
• 4.2 WDDL的DES密碼電路ASIC設(shè)計71-83
• 4.2.1 基于WDDL的半定制電路設(shè)計方法71-75
• 4.2.2 差分布線技術(shù)75-83
• 4.2.2.1 差分布線的意義75-76
• 4.2.2.2 基于Galaxy Custom Router的差分布線方法實現(xiàn)76-77
• 4.2.2.3 復(fù)制差分布線方法實現(xiàn)77-80
• 4.2.2.4 復(fù)制方法產(chǎn)生的毛刺問題及其解決方法80-82
• 4.2.2.5 差分布線效果對比82-83
• 4.3 基于EDA軟件的ASIC仿真功耗攻擊平臺設(shè)計83-88
• 4.3.1 目標(biāo)工藝庫的功耗模型83-85
• 4.3.2 EDA軟件介紹85
• 4.3.3 基于仿真的功耗攻擊平臺工作流程85-86
• 4.3.4 無防護(hù)DES密碼電路的仿真功耗攻擊結(jié)果86-88
• 4.4 ASIC的抗攻擊DES密碼電路抗功耗攻擊能力測試與分析88-92
• 4.4.1 CPA攻擊測試參數(shù)設(shè)置與測試過程88-89
• 4.4.2 CPA攻擊測試結(jié)果89-90
• 4.4.3 功耗攻擊測試結(jié)果分析與對比90-92
• 4.5 本章小結(jié)92-93
• 第五章 總結(jié)與展望93-95
• 5.1 總結(jié)93-94
• 5.2 展望94-95
• 致謝95-97
• 參考文獻(xiàn)97-103
• 作者簡介103

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本文編號：583827