發(fā)布時間：2017-07-03 11:08

  本文關(guān)鍵詞：用于高速無線局域網(wǎng)SOC的ADC IP設(shè)計

  更多相關(guān)文章： 高速 高分辨率 低功耗 逐次逼近 模數(shù)轉(zhuǎn)換器

【摘要】：隨著半導(dǎo)體工藝向深亞微米方向發(fā)展,芯片的集成度越來越高,越來越多的電路集成在片上系統(tǒng)(SOC)上。模數(shù)轉(zhuǎn)換器(ADC)作為模擬信號和數(shù)字信號之間的接口電路,是系統(tǒng)不可或缺的模塊。逐次逼近型ADC(SAR ADC)因其結(jié)構(gòu)的特殊性,其功耗會隨著工藝尺寸的縮小、電源電壓的下降而降低,同時其轉(zhuǎn)換速度隨著工藝尺寸的縮小而增大。所以,SAR ADC特別適用于高集成度、低功耗的系統(tǒng)芯片,比如無線局域網(wǎng)SOC。對于應(yīng)用于無線局域網(wǎng)SOC的ADC IP,ADC在滿足系統(tǒng)性能要求的同時要兼顧低功耗。本論文基于SMIC 55nm Low Leakage CMOS工藝設(shè)計了兩版IP,分別是11bit 80MS/s雙通道SAR ADC IP和11bit 160MS/s雙通道SAR ADC IP。兩版芯片均采用Subranged SAR ADC結(jié)構(gòu),由一個前端3.5bit全并行ADC(FLASH ADC)和一個后端8bit SAR ADC組成。FLASH ADC的使用不僅減小參考的動態(tài)功耗而且實(shí)現(xiàn)溫度碼控制高位段電容,保證ADC有良好的微分非線性(DNL)。0.5bit冗余位的設(shè)計使ADC能夠容忍一定程度的比較器失調(diào)和孔徑誤差。在具體模塊電路設(shè)計時有以下考慮:采用底板采樣,減小電荷注入效應(yīng)對采樣網(wǎng)絡(luò)的影響;電容陣列為分段式電容結(jié)構(gòu),減小電容,降低DAC功耗和減小版圖面積;優(yōu)化電容陣列關(guān)鍵節(jié)點(diǎn)的寄生、使用自舉開關(guān)采樣及實(shí)現(xiàn)電容陣列匹配性設(shè)計,保證了ADC有良好的線性度;比較器使用全動態(tài)電路,無靜態(tài)功耗;使用基于等效門控環(huán)形振蕩器的異步高速SAR邏輯,提高ADC轉(zhuǎn)換速度。兩版芯片均完成了流片和測試。11bit 80MS/s SAR ADC測試結(jié)果為:在輸入信號為2.4MHz,采樣頻率為100.11MHz時,SNDR為60.9dB,SFDR為74.6dB;在輸入信號為50MHz,采樣頻率為100.11MHz時,SNDR為57.5dB,SFDR為66.4dB。單個通道的功耗為1.75mW。11bit 160MS/s SAR ADC的測試結(jié)果為:在輸入信號為4.9MHz,采樣頻率為150MHz時,SNDR為60.88dB,SFDR為71.57dB;在輸入信號為70MHz,采樣頻率為150MHz時,SNDR為49.96dB,SFDR為57.71dB。單個通道的功耗為2.45mW。測試結(jié)果表明,兩版芯片均實(shí)現(xiàn)了高采樣率、低功耗的系統(tǒng)要求。
【關(guān)鍵詞】：高速 高分辨率 低功耗 逐次逼近 模數(shù)轉(zhuǎn)換器
【學(xué)位授予單位】：清華大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN792;TN925.93
【目錄】：

• 摘要3-4
• Abstract4-9
• 第1章 引言9-15
• 1.1 課題背景及意義9-10
• 1.2 SAR ADC研究現(xiàn)狀10-13
• 1.3 主要工作13
• 1.4 論文架構(gòu)13-15
• 第2章 SAR ADC技術(shù)研究15-34
• 2.1 傳統(tǒng)結(jié)構(gòu)SAR ADC15-17
• 2.2 高速SAR ADC IP設(shè)計難點(diǎn)17-18
• 2.3 SAR ADC研究現(xiàn)狀18-23
• 2.3.1 一步多比特結(jié)構(gòu)18-19
• 2.3.2 Pipelined-SAR ADC19-20
• 2.3.3 交織技術(shù)20-21
• 2.3.4 校準(zhǔn)技術(shù)21-23
• 2.4 模塊電路研究23-34
• 2.4.1 電容陣列23-27
• 2.4.2 采樣網(wǎng)絡(luò)與開關(guān)27-29
• 2.4.3 比較器29-31
• 2.4.4 異步時鐘產(chǎn)生電路31-32
• 2.4.5 SAR邏輯32-34
• 第3章 SAR ADC的具體設(shè)計方案34-51
• 3.1 SAR ADC采用的電路結(jié)構(gòu)34-37
• 3.2 電容陣列37-42
• 3.2.1 電容陣列設(shè)計37-38
• 3.2.2 電容陣列寄生分析38-40
• 3.2.3 電容陣列實(shí)際結(jié)構(gòu)40-42
• 3.3 采樣網(wǎng)絡(luò)42-44
• 3.3.1 采樣開關(guān)42-43
• 3.3.2 采樣網(wǎng)絡(luò)43-44
• 3.4 比較器44-47
• 3.4.1 比較器的設(shè)計44-45
• 3.4.2 噪聲考慮45-47
• 3.4.3 失調(diào)考慮47
• 3.5 邏輯設(shè)計47-51
• 3.5.1 高速時鐘產(chǎn)生電路48-49
• 3.5.2 SAR邏輯電路49-50
• 3.5.3 電路速度優(yōu)化50-51
• 第4章 11bit 80MS/s SAR ADC IP的設(shè)計與測試51-64
• 4.1 系統(tǒng)設(shè)計51-57
• 4.1.1 電容陣列的設(shè)計51-53
• 4.1.2 采樣開關(guān)設(shè)計53-54
• 4.1.3 比較器的設(shè)計54
• 4.1.4 異步時鐘電路的設(shè)計54-56
• 4.1.5 11bit 80MS/s SAR ADC的整體仿真56-57
• 4.2 11bit 80MS/s SAR ADC版圖布局57-58
• 4.3 11bit 80MS/s SAR ADC測試58-64
• 4.3.1 SAR ADC測試方案58-60
• 4.3.2 SAR ADC的測試結(jié)果60-61
• 4.3.3 動態(tài)性能測試結(jié)果分析61-62
• 4.3.4 靜態(tài)性能測試結(jié)果分析62-64
• 第5章 11bit 160MS/s SAR ADC IP的設(shè)計與測試64-78
• 5.1 SAR ADC改進(jìn)方案64-68
• 5.1.1 可調(diào)高速異步時鐘64-65
• 5.1.2 SAR邏輯的改進(jìn)65-67
• 5.1.3 FLASH比較器的改進(jìn)67-68
• 5.1.4 版圖優(yōu)化68
• 5.2 SAR ADC的測試結(jié)果分析68-71
• 5.2.1 測試結(jié)果68-70
• 5.2.2 動態(tài)性能測試結(jié)果分析70-71
• 5.2.3 靜態(tài)性能測試結(jié)果分析71
• 5.3 改進(jìn)方案71-78
• 5.3.1 比較器改進(jìn)71-72
• 5.3.2 GCRO環(huán)路改進(jìn)72-74
• 5.3.3 時序改進(jìn)74-76
• 5.3.4 版圖優(yōu)化76-77
• 5.3.5 仿真結(jié)果77-78
• 第6章 總結(jié)與展望78-80
• 6.1 總結(jié)78-79
• 6.2 展望79-80
• 參考文獻(xiàn)80-83
• 致謝83-85
• 個人簡歷、在學(xué)期間發(fā)表的學(xué)術(shù)論文與研究成果85

【參考文獻(xiàn)】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 宗士新;高分辨率數(shù)字時間轉(zhuǎn)換器的設(shè)計[D];哈爾濱工業(yè)大學(xué);2012年

  本文關(guān)鍵詞：用于高速無線局域網(wǎng)SOC的ADC IP設(shè)計

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本文編號：513404