本文關鍵詞：骨傳導語音增強SoC的可重構流水線協(xié)處理器設計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：在實際應用中,骨傳導設備容易混入因設備振動而產(chǎn)生的噪聲,影響人們使用骨傳導設備的聽覺效果和產(chǎn)生疲勞。在骨傳導設備中使用語音增強技術能有效降低語音在傳輸過程中因設備的振動引入的噪音,提高骨傳導設備的使用效果。本文較深入研究了骨傳導語音增強可重構So C的可重構流水線協(xié)處理器設計技術。完成的主要研究工作和取得的研究成果包括以下四個方面:一、分析研究了基于單通道的骨傳導語音增強算法的數(shù)據(jù)流圖和控制流圖,提取了該領域算法計算密集型程序模塊的循環(huán)流水模式和次數(shù)、運算操作類型、數(shù)據(jù)相關性等計算特征,為可重構So C的可重構流水線協(xié)處理器的應用定制設計和可重構編譯的開發(fā),提供了依據(jù),奠定了基礎。二、設計了一種面向骨傳導語音增強處理算法的可重構So C體系結構方案�？芍貥婼o C的可重構協(xié)處理器采用可重構流水線結構,可重構開關網(wǎng)絡采用可重構開銷很小的多路選擇器開關網(wǎng)絡�？芍貥嬃魉�的可重構處理單元的運算操作指令集以及流水線的條數(shù),根據(jù)單通道骨傳導語音增強算法的應用計算性能需求進行定制�？芍貥嬃魉�協(xié)處理器體系結構具有主要結構和功能參數(shù)可選擇配置、規(guī)�？蓴U展等特點,對各種骨傳導語音增強算法具有良好的適應性。三、針對應用定制可重構流水線支持多種數(shù)據(jù)流計算模式的特點,使用普通寄存器文件做數(shù)據(jù)緩存和配置信息緩存時效率低問題,提出了一種基于多功能寄存器文件的高速緩存系統(tǒng)技術設計方案。多功能寄存器文件具有傳統(tǒng)寄存器文件、堆、棧的綜合功能,既高效支持堆棧式數(shù)據(jù)流的連續(xù)讀/寫計算緩存模式,又高效支持數(shù)據(jù)流的循環(huán)流水計算緩存模式。實驗結果表明,多功能寄存器文件占用的芯片面積與已有的二輸入四輸出寄存器文件和堆棧式寄存器堆的面積有所減少,但是支持可重構流水線運行矩陣乘和FFT等數(shù)據(jù)密集型計算的性能有明顯提升。四、使用Verilog HDL硬件編程語言對可重構流水線協(xié)處理器進行了RTL級的建模,并使Quartus II軟件工具,實現(xiàn)了可重構流水線協(xié)處理器在FPGA芯片EP3C55F484上的硬件綜合模擬和仿真分析。然后,將FFT、矩陣乘、一階平滑濾波等算法子程序人工編譯映射到可重構流水線協(xié)處理器的FPGA硬件模型上運行。實驗結果表明,可重構流水線協(xié)處理器的FPGA硬件模型運行多種典型的語音增強算法的計算密集型程序模塊均可滿足應用性能要求,具有良好的適用性。
【關鍵詞】：可重構流水線協(xié)處理器 語音增強 數(shù)據(jù)流圖 數(shù)據(jù)通路 多功能寄存器文件
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN912.35;TN47
【目錄】：

• 摘要9-10
• ABSTRACT10-12
• 第一章 緒論12-19
• 1.1 課題研究背景12-14
• 1.2 相關技術的研究發(fā)展現(xiàn)狀14-17
• 1.2.1 骨傳導語音增強發(fā)展現(xiàn)狀14-15
• 1.2.2 可重構技術發(fā)展現(xiàn)狀15-16
• 1.2.3 語音增強的硬件系統(tǒng)研究現(xiàn)狀16-17
• 1.3 本文的主要工作17-18
• 1.4 本文的組織結構18-19
• 第二章 骨傳導語音增強算法特征分析19-36
• 2.1 譜減法20-25
• 2.1.1 算法原理20-21
• 2.1.2 基于Mat Lab模擬實驗結果21-22
• 2.1.3 算法的計算特征分析22-25
• 2.2 基于非穩(wěn)態(tài)噪聲估計的維納濾波算法25-30
• 2.2.1 算法原理25-27
• 2.2.2 基于Mat Lab模擬實驗結果27-28
• 2.2.3 算法的計算特征分析28-30
• 2.3 基于字典訓練的語音增強算法30-35
• 2.3.1 算法原理30-31
• 2.3.2 基于Mat Lab模擬實驗結果31-33
• 2.3.3 算法的計算特征分析33-35
• 2.4 本章小結35-36
• 第三章 基于可重構流水線的可重構SoC體系結構36-50
• 3.1 基于ACRP的可重構SoC組成結構36-38
• 3.2 嵌入式微處理器設計38-39
• 3.3 可重構流水線線協(xié)處理器設計39-44
• 3.3.1 應用定制可重構流水線體系的結構39-40
• 3.3.2 應用定制可重構流水線設計40-44
• 3.4 數(shù)據(jù)存儲系統(tǒng)及交換方式44-46
• 3.4.1 主存儲器設計44-45
• 3.4.2 共享總線控制器設計45-46
• 3.5 可重構開關網(wǎng)絡設計46-47
• 3.6 可重構流水線協(xié)處理器工作原理47-49
• 3.7 本章小結49-50
• 第四章 基于多功能寄存器文件的高速緩存系統(tǒng)設計50-58
• 4.1 引言50-51
• 4.2 多功能寄存器文件的高速數(shù)據(jù)緩存設計51-56
• 4.1.1 多功能寄存器文件的結構設計51-52
• 4.1.2 功能寄存器文件的工作原理52-53
• 4.1.3 多功能寄存器文件的時序分析53-54
• 4.1.4 實驗54-56
• 4.3 多功能寄存器文件的高速配置信息緩存設計56-57
• 4.4 本章小結57-58
• 第五章 可重構流水線協(xié)處理器的建模與模擬實驗58-70
• 5.1 引言58
• 5.2 可重構流水線協(xié)處理器的建模方法58-64
• 5.2.1 配置信息的生成方法58-61
• 5.2.2 可重構協(xié)處理器的Verilog HDL模型設計61-64
• 5.3 可重構流水線協(xié)處理器模擬實驗64-68
• 5.3.1 可重構流水線協(xié)處理器的RTL級功能模擬驗證64-65
• 5.3.2 可重構流水線協(xié)處理器FPGA模型生成與模擬驗證65-68
• 5.4 可重構流水線協(xié)處理器的模擬實驗分析68-69
• 5.5 小結69-70
• 結束語70-72
• 致謝72-74
• 參考文獻74-78
• 作者在碩士研究生學習期間獲得的學術成果78

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