本文關鍵詞：基于DSP和FPGA的數(shù)字對消系統(tǒng)設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著科技的發(fā)展以及生活的需要,單天線的調頻連續(xù)波雷達(FMCW)的應用日益廣泛。而隨之而來的問題是FMCW雷達的發(fā)射信號對接收通道的泄露比較嚴重,影響制約了它的進一步發(fā)展。本文的研究目的為:針對FMCW雷達這一突出問題開展研究,將FMCW雷達發(fā)射端對接收端的泄漏降到較低的程度。本論文的研究內容具有理論基礎及實踐依據(jù),具有一定的研究意義和應用價值。解決這一問題,可以使該雷達的作用距離增加,從而使其應用的場合和范圍進一步擴大。本文的主要工作是設計開發(fā)一套數(shù)字系統(tǒng)硬件平臺,并在該數(shù)字系統(tǒng)硬件平臺上完成對中頻信號的采集轉換、信號傳輸、控制及對消相關的預處理算法的FPGA仿真與實現(xiàn)。從而,根據(jù)當前泄漏信號的幅度、相位信息,實時計算、反饋輸出控制量,對射頻對消部分進行控制,實現(xiàn)對發(fā)射泄露信號的抑制。首先,本文介紹了該課題的研究目的、研究意義以及國內的研究情況,對幾種常用的設計方案進行優(yōu)劣對比,總結得出本設計所采用的方案,即在傳統(tǒng)的射頻對消基礎上,加入數(shù)字控制系統(tǒng),實現(xiàn)對射頻對消模塊精確、自適應的控制。其次,本文根據(jù)系統(tǒng)要求的各項技術指標、結合實際因素考量,進行了數(shù)字系統(tǒng)硬件平臺各部分功能規(guī)劃。并依據(jù)數(shù)字系統(tǒng)方案,設計了一套數(shù)字硬件系統(tǒng)平臺。該硬件平臺采用CPCI總線架構、DSP+FPGA協(xié)同處理方式,搭配AD、DA、運放等外設模塊共同構建完成。再次,本文對系統(tǒng)所運用的信號處理算法的流程進行介紹,對FPGA端所涉及的能量檢測算法、數(shù)字下變頻(DDC)等預處理算法的原理、結構等進行介紹。通過MATLAB、ISE等相關軟件進行仿真,并基于FPGA對上述算法予以實現(xiàn)。最后,基于PCB高速設計準則實現(xiàn)該硬件系統(tǒng)平臺,對系統(tǒng)各硬件模塊及算法進行板級測試、驗證,并結合射頻部分進行聯(lián)合測試,完成對系統(tǒng)整體的功能驗證。聯(lián)調結果表明:加入數(shù)字系統(tǒng)后,泄露信號功率下降。結合環(huán)形器隔離度,整個系統(tǒng)在以9.41GHz為中心頻率的300MHz帶寬范圍內,進行逐個單頻點的測試,幾乎均可實現(xiàn)對消70dB以上。系統(tǒng)在9.54GHz至9.57GHz的30MHz帶寬下進行掃頻,平均可對消63dB,中心頻率處可達到68dB,基本滿足系統(tǒng)設計要求。
【關鍵詞】：FMCW雷達 數(shù)字對消系統(tǒng) CPCI FPGA 數(shù)字下變頻
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN958
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第一章 緒論11-14
• 1.1 研究的背景與意義11-12
• 1.2 對消控制系統(tǒng)研究情況12
• 1.3 本文的主要內容及章節(jié)安排12-14
• 第二章 FMCW雷達對消系統(tǒng)及技術14-18
• 2.1 FMCW雷達及其特性14
• 2.2 FMCW雷達收發(fā)隔離與信號泄露解決方案14-16
• 2.2.1 單、雙天線工作模式及其隔離度15
• 2.2.2 隔離器件及微波、中頻解決方案15
• 2.2.3 模、數(shù)對消系統(tǒng)解決方案15-16
• 2.2.4 開、閉環(huán)控制系統(tǒng)解決方案16
• 2.3 整體系統(tǒng)的隔離、對消方案選定16-17
• 2.4 對消控制基本原理17
• 2.5 本章小結17-18
• 第三章 數(shù)字對消系統(tǒng)硬件平臺設計18-61
• 3.1 系統(tǒng)設計要求18
• 3.1.1 研究目標18
• 3.1.2 技術指標18
• 3.2 數(shù)字對消系統(tǒng)架構分析及功能劃分18-25
• 3.2.1 FPGA+DSP架構信號處理平臺19-21
• 3.2.2 硬件平臺的 6U_CPCI架構21-23
• 3.2.3 數(shù)字對消系統(tǒng)各模塊功能劃分23-25
• 3.3 FPGA及其外設模塊設計25-44
• 3.3.1 信號采集轉換模塊25-33
• 3.3.1.1 AD模數(shù)采集25-30
• 3.3.1.2 DA數(shù)模轉換30-33
• 3.3.2 時鐘管理模塊33-37
• 3.3.3 FPGA及其配置模塊37-41
• 3.3.3.1 FPGA配置電路設計37-39
• 3.3.3.2 Rocket I/O模塊設計39-41
• 3.3.3.3 CPCI_J5模塊41
• 3.3.4 FPGA電源模塊41-44
• 3.4 DSP及其外設模塊設計44-55
• 3.4.1 DSP接口模塊及其配置45-50
• 3.4.1.1 JTAG仿真測試接口電路設計45
• 3.4.1.2 EMIF接口設計及DSP配置45-49
• 3.4.1.3 MCBSP模塊設計49-50
• 3.4.2 PCI驅動及電源熱插拔設計50-51
• 3.4.2.1 CPCI接口電路50
• 3.4.2.2 熱插拔電路設計50-51
• 3.4.3 DDR2存儲模塊51-52
• 3.4.4 DSP電源及復位52-55
• 3.5 后面板設計55-60
• 3.5.1 DA后端運放設計56-57
• 3.5.2 AD前端運放設計57-59
• 3.5.2.1 AD4938固定運放57-58
• 3.5.2.2 AD8370可變增益放大器58-59
• 3.5.3 后面板電源設計59-60
• 3.6 本章小結60-61
• 第四章 接口驅動及預處理算法的研究與FPGA實現(xiàn)61-93
• 4.1 FPGA端外設硬件接口程序設計61-69
• 4.1.1 AD-SPI接口程序設計61-63
• 4.1.2 DA-SPI接口程序設計63-65
• 4.1.3 時鐘芯片SPI接口程序設計65-66
• 4.1.4 可變增益運放接口程序設計66-68
• 4.1.5 DSP-EMIF通信接口程序設計68-69
• 4.2 預處理算法研究與實現(xiàn)69-70
• 4.3 AGC能量檢測算法70-74
• 4.3.1 能量檢測算法原理71
• 4.3.2 能量檢測算法實現(xiàn)71-74
• 4.4 數(shù)字下變頻算法74-85
• 4.4.1 數(shù)字下變頻算法原理74-75
• 4.4.2 DDS、混頻器的研究及實現(xiàn)75-78
• 4.4.3 CIC抽取濾波器的研究與實現(xiàn)78-80
• 4.4.4 HB半帶濾波器的研究與實現(xiàn)80-83
• 4.4.5 FIR低通濾波器的研究與實現(xiàn)83-85
• 4.5 頻率檢測算法85-89
• 4.5.1 頻率檢測算法原理及實現(xiàn)方法85-87
• 4.5.2 整形模塊設計與實現(xiàn)87
• 4.5.3 檢測模塊的設計與實現(xiàn)87-88
• 4.5.4 頻率控制字轉換模塊的設計與實現(xiàn)88-89
• 4.6 誤差檢測算法89-92
• 4.6.1 誤差檢測算法原理89-90
• 4.6.2 誤差檢測算法設計與實現(xiàn)90-92
• 4.7 本章小結92-93
• 第五章 對消系統(tǒng)的實現(xiàn)與測試93-104
• 5.1 對消系統(tǒng)的實現(xiàn)93-95
• 5.2 系統(tǒng)測試及問題解決95-104
• 5.2.1 基帶系統(tǒng)測試95-101
• 5.2.1.1 AD測試95-96
• 5.2.1.2 DA測試96-98
• 5.2.1.3 EMIF通信測試98
• 5.2.1.4 后面板運放測試98-100
• 5.2.1.5 電源測試100-101
• 5.2.2 射頻、基帶系統(tǒng)聯(lián)合測試101-104
• 第六章 全文總結與展望104-105
• 6.1 全文總結104
• 6.2 后續(xù)工作展望104-105
• 致謝105-106
• 參考文獻106-108
• 讀碩士學位期間取得的成果108-109

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前1條

1 徐泰林;饋通對消環(huán)的初步探討[J];電訊技術;1993年06期

  本文關鍵詞：基于DSP和FPGA的數(shù)字對消系統(tǒng)設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

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本文編號：430178