提出一種適用于全球衛(wèi)星導(dǎo)航系統(tǒng)(GNSS)智能天線的低功耗抗干擾處理器設(shè)計(jì)方法.通過(guò)改進(jìn)GNSS抗干擾架構(gòu)中混頻器的設(shè)計(jì),優(yōu)化掉數(shù)字高中頻混頻器和濾波器.為進(jìn)一步降低功耗和硬件資源占用,引入輸出雙倍速率寄存器(ODDR)技術(shù),實(shí)現(xiàn)高中頻信號(hào)的直接合成.實(shí)驗(yàn)測(cè)試結(jié)果表明,本設(shè)計(jì)功耗降低11%,硬件資源減少14%,可應(yīng)用到GNSS智能天線系統(tǒng)中.

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【部分圖文】：

圖1主流四陣元抗干擾天線組成示意圖

目前主流的抗干擾天線架構(gòu)是通過(guò)陣列天線,同時(shí)輸出多路信號(hào),然后通過(guò)射頻前端變頻到中頻,以便數(shù)字基帶處理能夠處理.模數(shù)轉(zhuǎn)換器(ADC)完成模擬中頻到數(shù)字中頻的轉(zhuǎn)換,數(shù)字基帶處理一般有數(shù)字信號(hào)處理器(DSP)或者中央處理器(CPU)配合現(xiàn)場(chǎng)可編程門陣列(FPGA)或者專用集成電路(....

圖2采用DVS技術(shù)降低抗干擾模塊功耗示意圖

而DVS技術(shù)需要硬件支持才能實(shí)施,目前主流的FPGA器件無(wú)法完全支持DVS技術(shù)的,而抗干擾ASIC則需要特殊設(shè)計(jì)才能實(shí)現(xiàn).采用干擾檢測(cè)切換模式以及DVS技術(shù)來(lái)降低功耗的示意圖如圖2所示.一般而言,性能優(yōu)良的抗干擾算法占用芯片資源多,功耗大些.芯片的工藝越老,功耗也越大.而干擾檢....

圖3帶通采樣和正交混頻示意圖

隨著芯片技術(shù)的進(jìn)步,模擬I/Q通道的幅相不平衡已降低到可接受的范圍,可以在模擬域?qū)崿F(xiàn)正交混頻,甚至直接變到基帶,即零中頻的形式,采樣率將進(jìn)一步降低,抗干擾處理器也可以省掉混頻和濾波器資源,但ADC數(shù)量將翻倍,印刷電路板(PCB)面積也增加,功耗未必能顯著降低,而且零中頻架構(gòu)本身會(huì)....

圖4低功耗架構(gòu)優(yōu)化示意圖

上述三種方式主要從改進(jìn)硬件方面進(jìn)行,缺點(diǎn)在于局限于特殊架構(gòu)的DAC芯片,原有設(shè)計(jì)需要改動(dòng)硬件,僅適合于新設(shè)計(jì),通用性受限.本文提出的思路是在不改動(dòng)硬件基礎(chǔ)上進(jìn)行軟件優(yōu)化,簡(jiǎn)化數(shù)字上變頻,降低抗干擾處理器的頻率從而降低功耗.本方案功能組成框圖如圖4所示.相比傳統(tǒng)的架構(gòu),本方案進(jìn)....

本文編號(hào)：3900185