隨著現(xiàn)代信息技術(shù)設(shè)備不斷地改進(jìn),迫使數(shù)據(jù)轉(zhuǎn)換器不斷提高其分辨率、采樣速率和帶寬。而這一改變使得傳統(tǒng)的接口如CMOS和LVDS由于受限于其傳輸速率、功耗等因素已無法滿足數(shù)據(jù)轉(zhuǎn)換器與接收機(jī)(FPGA、ASIC)傳輸速率的需求,所以對(duì)于滿足數(shù)據(jù)轉(zhuǎn)換器高速傳輸需求的串行收發(fā)器的設(shè)計(jì)成為高速串行接口領(lǐng)域急需解決的問題。在這種情況下,JEDEC協(xié)會(huì)提出了一種高速串行接口標(biāo)準(zhǔn)JESD204B,以其更高的通道傳輸速率、更少的引腳數(shù)量、更低的系統(tǒng)成本逐漸被國外接口開發(fā)商廣泛使用。但是該接口技術(shù)在國內(nèi)還處于起步階段,還沒有成熟的解決方案。本文為了滿足市場迫切的需求和尋求國內(nèi)接口技術(shù)的突破,設(shè)計(jì)了一種基于JESD204B協(xié)議的高速串行接收機(jī)控制器,其通道傳輸速率最高達(dá)12.5Gbps,支持協(xié)議規(guī)范中的子類0和子類1模式,支持多通道同步和確定性延遲。本文首先講述了JESD204系列協(xié)議的發(fā)展進(jìn)程,比較了各個(gè)協(xié)議版本之間的差異和改進(jìn)之處。然后對(duì)JESD204B協(xié)議的碼組同步、初始化通道對(duì)齊、對(duì)齊碼插入與替換及確定性延遲進(jìn)行了詳盡的分析。之后在對(duì)JESD204B接收機(jī)協(xié)議理論研究的基礎(chǔ)上,提出了JESD204B接...

【文章頁數(shù)】：104 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
中文摘要
英文摘要
1 緒論
    1.1 研究背景與意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 論文的主要工作和結(jié)構(gòu)
        1.3.1 論文主要工作
        1.3.2 論文結(jié)構(gòu)
2 JESD204B協(xié)議的分析與研究
    2.1 JESD204B協(xié)議介紹
        2.1.1 JESD204
        2.1.2 JESD204A
        2.1.3 JESD204B
    2.2 JESD204B協(xié)議分析
        2.2.1 數(shù)據(jù)鏈路層
        2.2.2 碼組同步
        2.2.3 對(duì)齊字符插入
        2.2.4 初始化通道對(duì)齊
        2.2.5 確定性延遲
    2.3 本章小結(jié)
3 JESD204B接收控制器的設(shè)計(jì)方案
    3.1 JESD204B接收控制器設(shè)計(jì)指標(biāo)
    3.2 JESD204B接收控制器整體架構(gòu)設(shè)計(jì)
    3.3 JESD204B接收控制器可測試性設(shè)計(jì)
        3.3.1 片內(nèi)測試碼的設(shè)計(jì)
        3.3.2 片內(nèi)測試架構(gòu)的設(shè)計(jì)
    3.4 本章小結(jié)
4 JESD204B接收機(jī)控制器關(guān)鍵數(shù)字電路設(shè)計(jì)
    4.1 解擾器的設(shè)計(jì)原理及實(shí)現(xiàn)方案
    4.2 Comma檢測器設(shè)計(jì)原理及實(shí)現(xiàn)方案
    4.3 8B/10B解碼器設(shè)計(jì)原理及實(shí)現(xiàn)方案
        4.3.1 8B/10B編碼電路的設(shè)計(jì)原理
        4.3.2 8B/10B解碼電路的設(shè)計(jì)及實(shí)現(xiàn)
    4.4 解幀器的設(shè)計(jì)原理及實(shí)現(xiàn)方案
    4.5 控制字符檢測與替換的設(shè)計(jì)原理及實(shí)現(xiàn)方案
    4.6 多通道對(duì)齊及確定性延遲的設(shè)計(jì)原理及實(shí)現(xiàn)方案
    4.7 接收機(jī)控制器狀態(tài)機(jī)的設(shè)計(jì)原理及實(shí)現(xiàn)方案
    4.8 本章小結(jié)
5 JESD204B收發(fā)機(jī)樣片功能測試分析
    5.1 測試平臺(tái)的搭建
        5.1.1 測試芯片頂層參數(shù)配置與監(jiān)控信號(hào)讀取
        5.1.2 FPGA板級(jí)系統(tǒng)調(diào)試
    5.2 樣片功能測試
        5.2.1 測試芯片JESD204B控制器近端環(huán)回測試
        5.2.2 測試芯片JESD204B控制器遠(yuǎn)端環(huán)回測試
        5.2.3 測試芯片PHY的串行環(huán)回測試
        5.2.4 測試芯片JESD204B控制器通過PHY串行環(huán)回測試
        5.2.5 測試芯片PHY發(fā)送測試
        5.2.6 測試芯片PHY接收測試
        5.2.7 測試芯片JESD204B發(fā)送控制器片外發(fā)送測試
        5.2.8 FPGA JESD204B IP發(fā)送，測試芯片JESD204B控制器接收測試
        5.2.9 測試芯片JESD204B接收控制器片外環(huán)回測試
        5.2.10 測試芯片雙鏈路subclass0和subclass1工作模式測試
        5.2.11 測試芯片雙鏈路確定性延遲測試
    5.3 本章小結(jié)
6 展望與總結(jié)
    6.1 全文總結(jié)
    6.2 未來研究工作展望
致謝
參考文獻(xiàn)
附錄
    A. 作者在攻讀學(xué)位期間發(fā)表的專利



本文編號(hào)：3830881