發(fā)布時(shí)間：2023-04-05 11:35

　　現(xiàn)代雷達(dá)技術(shù)的發(fā)展要求從目標(biāo)回波中提取更加細(xì)微的特征信息,寬帶雷達(dá)由于其分辨率高、目標(biāo)識(shí)別能力強(qiáng)、抗干擾性能好等突出的特點(diǎn)在雷達(dá)領(lǐng)域的作用日益凸顯。而寬帶雷達(dá)數(shù)字信號(hào)的實(shí)時(shí)產(chǎn)生具有穩(wěn)定度高、相干性好、實(shí)時(shí)性強(qiáng)、可編程等優(yōu)點(diǎn),具有十分重要的研究意義。本文重點(diǎn)研究基于FPGA架構(gòu)的常見寬帶雷達(dá)數(shù)字信號(hào)的實(shí)時(shí)產(chǎn)生方法,針對(duì)實(shí)際的工程應(yīng)用,給出了總體設(shè)計(jì)方案并完成了具體的軟硬件設(shè)計(jì)、設(shè)計(jì)的優(yōu)化及最后的測試驗(yàn)證等工作。首先,本論文分析了寬帶數(shù)字信號(hào)實(shí)時(shí)產(chǎn)生的基本原理。對(duì)常見的雷達(dá)數(shù)字信號(hào)的波形特征進(jìn)行分析,研究了雷達(dá)數(shù)字信號(hào)的波形產(chǎn)生的若干種手段及其各自的優(yōu)缺點(diǎn),針對(duì)FPGA的硬件架構(gòu)的特點(diǎn)提出包括CORDIC算法、分段線性逼近算法等適合于實(shí)時(shí)產(chǎn)生數(shù)字波形的設(shè)計(jì)方法,并進(jìn)一步討論了寬帶數(shù)字信號(hào)實(shí)時(shí)產(chǎn)生的可行性設(shè)計(jì)方案。然后本論文介紹了寬帶數(shù)字信號(hào)實(shí)時(shí)產(chǎn)生的硬件平臺(tái)設(shè)計(jì)。針對(duì)本論文中具體的功能和指標(biāo)要求,提出了可行性的總體設(shè)計(jì)方案包括整體功能框架的搭建、關(guān)鍵器件的選擇、核心指標(biāo)分配及可實(shí)現(xiàn)性分析等。從總體設(shè)計(jì)方案出發(fā),完成了針對(duì)本論文的硬件平臺(tái)即某雷達(dá)信號(hào)高速實(shí)時(shí)模擬組件的硬件原理框架設(shè)計(jì)、電路板...

【文章頁數(shù)】：92 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語對(duì)照表
第一章 緒論
    1.1 研究背景和意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 論文的內(nèi)容與安排
第二章 寬帶數(shù)字信號(hào)實(shí)時(shí)產(chǎn)生的基本原理
    2.1 常見雷達(dá)數(shù)字信號(hào)
        2.1.1 線性調(diào)頻信號(hào)
        2.1.2 非線性調(diào)頻信號(hào)
        2.1.3 相位編碼信號(hào)
    2.2 雷達(dá)數(shù)字信號(hào)的波形產(chǎn)生
        2.2.1 波形存儲(chǔ)直讀法
        2.2.2 直接數(shù)字合成法
        2.2.3 實(shí)時(shí)產(chǎn)生方法
    2.3 寬帶數(shù)字信號(hào)的實(shí)時(shí)產(chǎn)生
    2.4 本章小結(jié)
第三章 寬帶數(shù)字信號(hào)實(shí)時(shí)產(chǎn)生的硬件平臺(tái)設(shè)計(jì)
    3.1 設(shè)計(jì)要求
        3.1.1 功能要求
        3.1.2 指標(biāo)要求
    3.2 總體設(shè)計(jì)方案
        3.2.1 總體設(shè)計(jì)框架
        3.2.2 關(guān)鍵器件選擇
        3.2.3 核心指標(biāo)分配與可實(shí)現(xiàn)性分析
    3.3 電路設(shè)計(jì)及調(diào)試
        3.3.1 原理框架設(shè)計(jì)
        3.3.2 電路板設(shè)計(jì)與實(shí)現(xiàn)
        3.3.3 模塊調(diào)試
    3.4 本章小結(jié)
第四章 寬帶數(shù)字信號(hào)實(shí)時(shí)產(chǎn)生的軟件設(shè)計(jì)與測試
    4.1 各模塊的軟件邏輯設(shè)計(jì)
        4.1.1 波形實(shí)時(shí)生成模塊
        4.1.2 基于SRIO的高速傳輸模塊
        4.1.3 邏輯設(shè)計(jì)的優(yōu)化
    4.2 軟件邏輯的測試驗(yàn)證
        4.2.1 實(shí)時(shí)生成的測試驗(yàn)證
        4.2.2 高速傳輸?shù)臏y試驗(yàn)證
    4.3 本章小結(jié)
第五章 總結(jié)與展望
    5.1 論文內(nèi)容總結(jié)
    5.2 工作展望
參考文獻(xiàn)
致謝
作者簡介



本文編號(hào)：3783342