發(fā)布時間：2021-12-10 21:42

　　基于FPGA和DSP芯片相結(jié)合的方式,設(shè)計了一種基于高性能數(shù)字信號處理器的雷達回波信號處理系統(tǒng)。該系統(tǒng)通過對雷達的回波信號進行實時計算以得出被測物的實際距離。系統(tǒng)結(jié)合了FPGA和DSP兩種芯片各自的優(yōu)勢,極大地提高了系統(tǒng)數(shù)據(jù)處理的能力,以實現(xiàn)實時準確的物位測量。 

【文章來源】：自動化應(yīng)用. 2020,(08)

【文章頁數(shù)】：3 頁

【部分圖文】：

系統(tǒng)的原理框圖

FPGA具有極快的運算速度，IO延時小，因其處理數(shù)據(jù)是通過硬件來實現(xiàn)的。但是由于FPGA自身構(gòu)成的特點，F(xiàn)PGA在做混合運算、大量的復(fù)雜運算以及浮點運算時，與DSP比較卻相形見絀。為充分利用DSP在軟件編程上的高靈活性和FPGA在硬件編程上的高效形，本設(shè)計將兩種方式結(jié)合，實現(xiàn)優(yōu)勢互補。FPGA在系統(tǒng)中的主要作用是打包數(shù)采數(shù)據(jù)形成幀格式，產(chǎn)生系統(tǒng)全部時序以及控制邏輯。設(shè)計中所有的時序和控制邏輯統(tǒng)一由FPGA產(chǎn)生，讀取數(shù)據(jù)波形并發(fā)送至DAC進行轉(zhuǎn)換，然后利用鋸齒波調(diào)制電壓來控制VCO的電壓調(diào)制端口，使得VCO輸出頻率為24.2～25.2GHz的線性調(diào)頻信號[2]。系統(tǒng)中對于采集到的數(shù)據(jù)的存儲、處理和系統(tǒng)工作時序，均由FPGA來完成。在小型高速數(shù)采系統(tǒng)中，利用FPGA的強大緩存功能以及更簡化的布線，可以使得整個電路系統(tǒng)模塊清晰、簡化、高效。FPGA模塊的結(jié)構(gòu)框圖如圖2所示。數(shù)模采樣結(jié)束后，數(shù)據(jù)經(jīng)鎖存器鎖存，F(xiàn)IFO對其進行緩存輸出。仿真工具選擇ISE自帶的仿真軟件，設(shè)置輸入輸出信號，完成仿真如圖3所示。

該系統(tǒng)的實時控制主要由DSP來完成。為了使信號處理速度進一步提升，應(yīng)對程序進行進一步優(yōu)化。選擇DSP作為主控芯片時需要充分考慮運算速率和總線位寬的需求。DSP的標準工作流程是，首先初始化，在收到觸發(fā)信號后，數(shù)據(jù)采集模塊開始工作，然后進入等待狀態(tài)。此時FPGA開始數(shù)據(jù)采集，當(dāng)FIFO寫滿后，DSP接收到FIFO full中斷信號，停止FIFO寫入，同時DSP開始讀取FIFO中的數(shù)據(jù)，并對讀取數(shù)據(jù)進行計算處理。4 數(shù)據(jù)處理

【參考文獻】：
期刊論文
[1]一種基于IP Core實現(xiàn)FFT變換的新方法[J]. 陳智,王貴鋒,柳鶯.  自動化與儀器儀表. 2012(02)
[2]基于IP核的FPGA FFT算法模塊的設(shè)計與實現(xiàn)[J]. 竇秀梅,趙振綱.  無線電工程. 2008(08)



本文編號：3533442