為滿足超晶格密鑰分發(fā)系統(tǒng)在安全素描過程中對糾錯速率和糾錯能力的要求,本文給出了一種低碼率的LDPC譯碼器設(shè)計(jì)。通過理論分析和仿真結(jié)果分析相結(jié)合的方法,對LDPC譯碼器的設(shè)計(jì)方法進(jìn)行了研究,給出了譯碼器的FPGA實(shí)現(xiàn)方法。用Xilinx公司提供的Vivado軟件自帶的仿真工具對譯碼器的功能進(jìn)行驗(yàn)證,并在Xilinx公司Virtex7系列的XC7VX485T-2FFG1761芯片上綜合測試。結(jié)果表明,本文實(shí)現(xiàn)的譯碼器最大工作頻率為235.76 MHz,在最大迭代次數(shù)為20次的情況下,譯碼器吞吐量可達(dá)225.54 Mb/s,能夠滿足超晶格密鑰分發(fā)系統(tǒng)的功能實(shí)現(xiàn)需求。 

【文章來源】：電子測量技術(shù). 2020,43(16)

【文章頁數(shù)】：6 頁

【部分圖文】：

LDPC譯碼器整體結(jié)構(gòu)

VNU模塊的實(shí)現(xiàn)結(jié)構(gòu)如圖2所示,從圖中可知,變量節(jié)點(diǎn)處理單元模塊的工作流程為:4個輸入數(shù)據(jù)vnu_din0、vnu_din1、vnu_din2、vnu_din3分別做二級加法樹運(yùn)算得到求和結(jié)果,每一級加法計(jì)算延遲一個時鐘周期,因此二級加法樹總共延遲2個時鐘周期。同時,這4個信號通過延遲模塊Delay與求和的結(jié)果做減法運(yùn)算,從而完成了式(3)中L(k)(rji)求和的計(jì)算過程。為了讓參與減法運(yùn)算的輸入數(shù)據(jù)保持同步,以及輸入、輸出數(shù)據(jù)保存同步,防止時序混亂,vnu_din0、vnu_din1、vnu_din2、vnu_din3 4個輸入信號通過2個時鐘周期的延遲模塊之后與求和結(jié)果進(jìn)行減法。在算法結(jié)尾的地方添加一個選擇器模塊,用于區(qū)分初始化階段和開始迭代階段的輸出選擇。迭代開始前,選擇模塊輸出初始值,在迭代開始之后選擇模塊則輸出實(shí)時更新的迭代輸出結(jié)果。由于在做加法計(jì)算過程中,如果輸入的數(shù)據(jù)幅度過大,那么加法結(jié)果可能出現(xiàn)幅度超出當(dāng)前位寬下的最大值,因此通過限幅模塊,防止結(jié)果溢出。該模型最后輸出4個返回值vnu_dout0、vnu_dout1、vnu_dout2、vnu_dout3。每次迭代完成之后,得到當(dāng)前迭代之后的判決輸出值。在本設(shè)計(jì)中,LDPC碼碼率為1/8,校驗(yàn)矩陣H的維度為7 168×8 192,將其進(jìn)行分塊處理,每一塊子矩陣維度為512×512,因此劃分后的VNU模塊數(shù)量為16個。

在本設(shè)計(jì)中,LDPC碼碼率為1/8,校驗(yàn)矩陣H的維度為7 168×8 192,將其進(jìn)行分塊處理,每一塊子矩陣維度為512×512,因此劃分后的CNU模塊數(shù)量為14個。3.4 節(jié)點(diǎn)信息存儲模塊的設(shè)計(jì)與分析

【參考文獻(xiàn)】：
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