發(fā)布時(shí)間：2021-09-07 13:11

　　隨著超大規(guī)模集成電路的飛速發(fā)展,數(shù)字化程度越來(lái)越高,數(shù)據(jù)處理的速度越來(lái)越快。對(duì)于數(shù)字電路而言,無(wú)論是同步時(shí)序還是非同步時(shí)序,數(shù)字信息處理的精確運(yùn)行,包括運(yùn)算、傳輸和存儲(chǔ)等,都需要由穩(wěn)定的時(shí)鐘來(lái)保證。在高度集成FPGA中,芯片上時(shí)鐘的分布變得愈發(fā)重要。時(shí)鐘延時(shí)與時(shí)鐘偏斜嚴(yán)重地影響著系統(tǒng)性能。而延時(shí)鎖相環(huán)作為FPGA時(shí)鐘網(wǎng)絡(luò)中的核心部分,不僅可以減少時(shí)鐘偏斜,還能為系統(tǒng)提供時(shí)鐘同步以及鎖相等一系列功能,完全滿足FPGA對(duì)時(shí)序的需要。全數(shù)字延時(shí)鎖相環(huán)是基于傳統(tǒng)的鎖相環(huán)的基礎(chǔ)上改進(jìn)而來(lái)的。傳統(tǒng)的延時(shí)鎖相環(huán)采用模擬電路設(shè)計(jì),其鎖相偏斜較大,鎖相范圍很窄,且結(jié)構(gòu)復(fù)雜,穩(wěn)定性較差,容易受到溫度的影響。對(duì)這些進(jìn)行分析后,認(rèn)為全數(shù)字化的設(shè)計(jì)能有效改善這些缺陷。為了提升FPGA芯片的性能,減小時(shí)鐘延時(shí),降低時(shí)鐘偏斜,增大鎖定范圍,提高鎖定速度,本文設(shè)計(jì)了基于FPGA的全數(shù)字延時(shí)鎖相環(huán)。在全數(shù)字延時(shí)鎖相環(huán)的設(shè)計(jì)中,分模塊地設(shè)計(jì)系統(tǒng)單元,該系統(tǒng)主要由雙D觸發(fā)器型鑒頻鑒相器、測(cè)頻模塊、相位測(cè)量模塊、相位調(diào)節(jié)模塊構(gòu)成,并分析了延時(shí)單元。相位測(cè)量模塊將鑒頻鑒相器得到的數(shù)值轉(zhuǎn)化為延遲級(jí)數(shù),然后相位調(diào)節(jié)模塊根據(jù)級(jí)數(shù)進(jìn)行... 

【文章來(lái)源】：南華大學(xué)湖南省

【文章頁(yè)數(shù)】：59 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

鎖相環(huán)系統(tǒng)框圖

-圖 2.5 時(shí)鐘數(shù)據(jù)恢復(fù)原理框圖(3)消除時(shí)鐘偏移鎖相環(huán)的重要特性是消除時(shí)鐘偏移。因?yàn)橄到y(tǒng)中存在著大量的晶體管和連線，相當(dāng)于一個(gè)很大的緩沖器。因此，就算沒有傳輸數(shù)據(jù)，芯片自身固有的時(shí)就有著很大的偏移，這個(gè)偏移不可被忽視，嚴(yán)重影響了系統(tǒng)性能。而 PLL 可實(shí)現(xiàn)輸入與輸出信號(hào)間的相位差為零，從而時(shí)鐘的偏移現(xiàn)象就得以消除了[37]。2.2 延遲鎖相環(huán)與圖 2.1 中的 PLL 相比，延遲鎖相環(huán)是通過(guò)負(fù)反饋回路將一段延遲線的延鎖定在一個(gè)特定的值。延遲鎖定環(huán)是圍繞著一條延遲可控的延遲線的負(fù)反饋統(tǒng)，相對(duì)而言，鎖相環(huán)則是圍繞著頻率可控振蕩器的負(fù)反饋系統(tǒng)。延遲線通常由延遲可控的反相器構(gòu)成的。圖 2.6 示出延遲鎖相環(huán)的基本原理框圖。

鑒相器RTL電路圖

【參考文獻(xiàn)】：
期刊論文
[1]一種消除反饋延遲的全數(shù)字鎖相環(huán)[J]. 孫高陽(yáng),劉亞靜,李秉格,朱玉龍,范瑜.  電工技術(shù)學(xué)報(bào). 2017(20)
[2]一種應(yīng)用于TDC的低抖動(dòng)延遲鎖相環(huán)電路設(shè)計(jì)[J]. 吳金,張有志,趙榮琦,李超,鄭麗霞.  電子學(xué)報(bào). 2017(02)
[3]一種基于bang-bang鑒頻鑒相器的全數(shù)字鎖相環(huán)設(shè)計(jì)[J]. 陳原聰,趙野,王彤.  微電子學(xué)與計(jì)算機(jī). 2016(09)
[4]應(yīng)用于全數(shù)字鎖相環(huán)的高性能數(shù)控振蕩器設(shè)計(jì)[J]. 羅寧,陳原聰,趙野.  微電子學(xué)與計(jì)算機(jī). 2015(12)
[5]帶DLL反饋的延遲內(nèi)插法TDC在FPGA上的實(shí)現(xiàn)[J]. 邵琦,周灝,來(lái)金梅.  復(fù)旦學(xué)報(bào)(自然科學(xué)版). 2015(01)
[6]全數(shù)字鎖相環(huán)實(shí)現(xiàn)的自適應(yīng)低通濾波電路[J]. 馬勝前,楊陽(yáng),劉娟芳.  計(jì)算機(jī)工程與應(yīng)用. 2014(03)
[7]基于FPGA的應(yīng)力應(yīng)變測(cè)試系統(tǒng)設(shè)計(jì)[J]. 張浩茹,謝銳,崔冬梅.  測(cè)試技術(shù)學(xué)報(bào). 2012(02)
[8]基于FPGA數(shù)字延遲單元的實(shí)現(xiàn)和比較[J]. 邱有剛,黃建國(guó),李力.  電子測(cè)量技術(shù). 2011(09)
[9]一種新型PID控制的全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)[J]. 盧輝斌,張?jiān)聫?qiáng),楊雪峰.  電子技術(shù)應(yīng)用. 2010(11)
[10]DC-DC變換器中CMOS電荷泵鎖相環(huán)的設(shè)計(jì)[J]. 黃可,馮全源.  微電子學(xué). 2010(03)

碩士論文
[1]1.5GHz低相位噪聲CMOS鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)[D]. 金銀姬.北京工業(yè)大學(xué) 2014
[2]FPGA內(nèi)數(shù)字時(shí)鐘管理模塊的研究與設(shè)計(jì)[D]. 張振.西安電子科技大學(xué) 2014
[3]應(yīng)用于FPGA芯片IO的延時(shí)管理模塊的設(shè)計(jì)和實(shí)現(xiàn)[D]. 王鵬翔.復(fù)旦大學(xué) 2013
[4]用于時(shí)鐘產(chǎn)生電路的延遲鎖相環(huán)的研究與設(shè)計(jì)[D]. 陳星.西南交通大學(xué) 2012
[5]FPGA片內(nèi)延時(shí)鎖相環(huán)架構(gòu)研究與設(shè)計(jì)[D]. 王忠濤.合肥工業(yè)大學(xué) 2010
[6]FPGA中基于DLL的時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)[D]. 李亮.西安電子科技大學(xué) 2008
[7]高精度自動(dòng)變�？刂迫珨�(shù)字鎖相環(huán)的研究[D]. 耿計(jì)芳.天津大學(xué) 2006



本文編號(hào)：3389606