本文關(guān)鍵詞：短距離無(wú)線(xiàn)通信中可編程調(diào)制解調(diào)基帶收發(fā)機(jī)的電路設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：無(wú)線(xiàn)通信的迅猛發(fā)展對(duì)集成電路的設(shè)計(jì)和制造技術(shù)提出了更高的要求,同時(shí)短距離無(wú)線(xiàn)通信貼近人們的生活,構(gòu)建一個(gè)靈活多變的短距離無(wú)線(xiàn)通信基帶系統(tǒng)具有重要的現(xiàn)實(shí)意義。論文基于短距離無(wú)線(xiàn)通信的應(yīng)用場(chǎng)景,提出并設(shè)計(jì)了一種調(diào)制解調(diào)模式可編程改變的數(shù)字基帶收發(fā)電路。論文分析了短距離無(wú)線(xiàn)通信的發(fā)展背景及現(xiàn)狀,根據(jù)軟件無(wú)線(xiàn)電的思想,確定了論文設(shè)計(jì)的基帶電路實(shí)現(xiàn)方案包括的調(diào)制解調(diào)模式有：頻移鍵控/高斯頻移鍵控(FSK/GFSK)、最小頻移鍵控(MSK)、二進(jìn)制差分相移鍵控(2DPSK)和正交差分相移鍵控(QDPSK),同時(shí)電路實(shí)現(xiàn)的傳輸碼率在1.2kbps-307.2kbps間可編程改變。在此基礎(chǔ)上,本文給出了可兼容上述幾種調(diào)制解調(diào)模式的基帶電路的具體架構(gòu),并對(duì)其關(guān)鍵電路完成優(yōu)化設(shè)計(jì)及算法仿真。其中關(guān)鍵電路包括數(shù)據(jù)處理電路,直接數(shù)字頻率合成電路,數(shù)字下變頻電路,差分解調(diào)電路以及同步電路。電路的算法仿真結(jié)果表明,論文給出的改進(jìn)同步電路在接收誤碼率為10-3時(shí)對(duì)信噪比的要求降低了0.4dB。根據(jù)系統(tǒng)算法的優(yōu)化設(shè)計(jì)和電路的整體架構(gòu),同時(shí)綜合考慮電路的實(shí)現(xiàn)復(fù)雜度和系統(tǒng)性能,完成了可編程調(diào)制解調(diào)數(shù)字基帶收發(fā)電路的RTL設(shè)計(jì)與仿真。論文對(duì)RTL電路綜合仿真結(jié)果表明,系統(tǒng)在不明顯增加消耗電路資源的情況下,可實(shí)現(xiàn)多種調(diào)制解調(diào)模式的可編程改變。論文通過(guò)搭建基帶收發(fā)電路的FPGA驗(yàn)證平臺(tái),完成了對(duì)系統(tǒng)功能和時(shí)序的FPGA驗(yàn)證及系統(tǒng)性能的FPGA測(cè)試。驗(yàn)證結(jié)果表明,在測(cè)試的碼率下對(duì)所有的調(diào)制解調(diào)模式均可以實(shí)現(xiàn)數(shù)據(jù)的正常發(fā)送和接收。測(cè)試結(jié)果表明,設(shè)計(jì)的可編程調(diào)制解調(diào)系統(tǒng)在最差情況下,調(diào)制信號(hào)的均方根誤差都在3%以?xún)?nèi),在信噪比為12dB時(shí)接收機(jī)誤碼率都在0.1%以?xún)?nèi),滿(mǎn)足設(shè)計(jì)要求。
【關(guān)鍵詞】：短距離無(wú)線(xiàn)通信 可編程調(diào)制解調(diào) 基帶收發(fā)電路 FSK/GFSK MSK 2DPSK QDPSK
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN859
【目錄】：

• 摘要4-5
• ABSTRACT5-8
• 第一章 緒論8-14
• 1.1 課題背景8-9
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀9-11
• 1.2.1 基于軟件無(wú)線(xiàn)電的無(wú)線(xiàn)通信系統(tǒng)10
• 1.2.2 短距離無(wú)線(xiàn)通信中調(diào)制解調(diào)技術(shù)10-11
• 1.3 論文的研究目標(biāo)和主要內(nèi)容11-12
• 1.4 本文組織結(jié)構(gòu)12-14
• 第二章 基帶收發(fā)機(jī)系統(tǒng)分析14-26
• 2.1 基帶收發(fā)系統(tǒng)的數(shù)據(jù)處理14-17
• 2.1.1 基帶收發(fā)系統(tǒng)的幀格式14-15
• 2.1.2 CRC校驗(yàn)原理及實(shí)現(xiàn)15-16
• 2.1.3 數(shù)據(jù)白化原理16-17
• 2.2 基帶收發(fā)系統(tǒng)的調(diào)制技術(shù)分析17-21
• 2.2.1 FSK/GFSK調(diào)制原理與實(shí)現(xiàn)方案17-18
• 2.2.2 MSK調(diào)制原理與實(shí)現(xiàn)方案18-19
• 2.2.3 2DPSK調(diào)制原理與實(shí)現(xiàn)方案19-20
• 2.2.4 QDPSK調(diào)制原理與實(shí)現(xiàn)方案20-21
• 2.3 基帶收發(fā)系統(tǒng)的解調(diào)技術(shù)分析21-24
• 2.3.1 FSK/GFSK解調(diào)原理與實(shí)現(xiàn)方案21-22
• 2.3.2 MSK解調(diào)原理與實(shí)現(xiàn)方案22-23
• 2.3.3 2DPSK和QDPSK解調(diào)原理與實(shí)現(xiàn)方案23-24
• 2.4 本章小結(jié)24-26
• 第三章 基帶關(guān)鍵電路的算法優(yōu)化與設(shè)計(jì)26-42
• 3.1 基帶收發(fā)系統(tǒng)的總體結(jié)構(gòu)26
• 3.2 基帶收發(fā)系統(tǒng)可編程調(diào)制電路的設(shè)計(jì)26-33
• 3.2.1 數(shù)據(jù)處理單元電路27-29
• 3.2.2 基于頻率合成的相位累加電路29-30
• 3.2.3 CORDIC算法分析與設(shè)計(jì)30-32
• 3.2.4 加載波電路32-33
• 3.3 數(shù)字下變頻電路設(shè)計(jì)33-36
• 3.3.1 抑制鏡像干擾原理分析33-35
• 3.3.2 改進(jìn)的數(shù)字下變頻電路35-36
• 3.4 基帶收發(fā)系統(tǒng)可編程解調(diào)電路的設(shè)計(jì)36-37
• 3.4.1 信號(hào)相位值求解電路36-37
• 3.4.2 相位值差分和解調(diào)判決電路37
• 3.5 基帶收發(fā)系統(tǒng)中同步電路的設(shè)計(jì)37-40
• 3.5.1 基帶系統(tǒng)中位同步的分析與實(shí)現(xiàn)38-39
• 3.5.3 基帶系統(tǒng)中幀同步的分析與實(shí)現(xiàn)39-40
• 3.6 本章小結(jié)40-42
• 第四章 基帶系統(tǒng)關(guān)鍵電路的RTL設(shè)計(jì)與仿真42-56
• 4.1 基帶收發(fā)系統(tǒng)的可編程調(diào)制電路的RTL設(shè)計(jì)42-47
• 4.1.1 數(shù)據(jù)處理電路的RTL設(shè)計(jì)42-43
• 4.1.2 相位累加電路的RTL設(shè)計(jì)43-44
• 4.1.3 CORDIC算法電路的RTL設(shè)計(jì)44-46
• 4.1.4 可編程調(diào)制電路的RTL仿真46-47
• 4.2 基帶收發(fā)系統(tǒng)中數(shù)字下變頻電路的設(shè)計(jì)47-50
• 4.2.1 BOOTH算法乘法器電路的RTL設(shè)計(jì)47-49
• 4.2.2 低通濾波器的RTL設(shè)計(jì)49
• 4.2.3 數(shù)字下變頻電路的RTL仿真49-50
• 4.3 基帶收發(fā)系統(tǒng)的可編程解調(diào)電路的RTL設(shè)計(jì)50-52
• 4.3.1 相位角求解電路的RTL設(shè)計(jì)50
• 4.3.2 相位角差分及調(diào)整電路的RTL設(shè)計(jì)50-51
• 4.3.3 可編程解調(diào)電路的RTL仿真51-52
• 4.4 基帶收發(fā)系統(tǒng)中同步電路的RTL設(shè)計(jì)52-55
• 4.4.1 位同步電路的RTL設(shè)計(jì)53-54
• 4.4.2 幀同步電路的RTL設(shè)計(jì)54-55
• 4.4.3 同步電路的RTL仿真55
• 4.5 本章小結(jié)55-56
• 第五章 基帶電路系統(tǒng)的FPGA驗(yàn)證與測(cè)試56-66
• 5.1 基帶系統(tǒng)的FPGA驗(yàn)證平臺(tái)設(shè)計(jì)56-57
• 5.2 基帶系統(tǒng)的FPGA驗(yàn)證57-60
• 5.2.1 基帶系統(tǒng)的FPGA驗(yàn)證結(jié)果與分析57-59
• 5.2.2 基帶系統(tǒng)的FPGA綜合結(jié)果與分析59-60
• 5.3 基帶收發(fā)機(jī)系統(tǒng)FPGA性能測(cè)試60-64
• 5.4 本章小結(jié)64-66
• 第六章 總結(jié)和展望66-68
• 6.1 總結(jié)66
• 6.2 展望66-68
• 致謝68-70
• 參考文獻(xiàn)70-74
• 作者簡(jiǎn)介74

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