針對(duì)無(wú)線傳感器網(wǎng)絡(luò)中對(duì)資源消耗及成本敏感的應(yīng)用場(chǎng)景,研究并提出了一種基于FPGA的低資源極化碼連續(xù)刪除（Successive Cancellation,SC）譯碼架構(gòu)。該譯碼架構(gòu)采用同級(jí)計(jì)算單元串行運(yùn)算,不同級(jí)計(jì)算單元并行運(yùn)算,不同組譯碼數(shù)據(jù)并行處理的方式,通過(guò)減少計(jì)算單元（Processing Element,PE）個(gè)數(shù)、復(fù)用寄存器存儲(chǔ)資源提升硬件資源利用率,復(fù)用譯碼延遲提升吞吐率。通過(guò)Xilinx xc7vx330t綜合結(jié)果分析,該譯碼架構(gòu)在碼長(zhǎng)為N=128時(shí)譯碼最高時(shí)鐘頻率為220.444 MHz,吞吐率為89.86 Mb/s,與樹(shù)型SC譯碼架構(gòu)相比,計(jì)算單元利用率提升了14.67倍,在主要硬件資源指標(biāo)查找表（Look-Up-Table,LUT）和觸發(fā)器（Filp-Flop,FF）上分別節(jié)省了74.22%和62.1%。 

【文章來(lái)源】：電子技術(shù)應(yīng)用. 2020,46(09)

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

N=8時(shí)傳統(tǒng)SC譯碼架構(gòu)LR數(shù)據(jù)流圖

低資源的極化碼SC譯碼硬件架構(gòu)如圖3所示，主要由計(jì)算單元PE、寄存器組regs、凍結(jié)比特ROM、部分和反饋、控制邏輯5個(gè)功能模塊組成，接下來(lái)分別對(duì)這5個(gè)模塊進(jìn)行詳細(xì)介紹，其中PE2～PE0表示第2級(jí)計(jì)算單元至第0級(jí)計(jì)算單元，regs2～regs0表示與相應(yīng)級(jí)的計(jì)算單元相對(duì)應(yīng)的存儲(chǔ)單元，控制邏輯中的n表示譯碼過(guò)程中的級(jí)索引，i表示在第n級(jí)的譯碼比特索引，起始位置從0開(kāi)始。圖3 低資源的極化碼SC譯碼硬件架構(gòu)

低資源的極化碼SC譯碼硬件架構(gòu)

【參考文獻(xiàn)】：
期刊論文
[1]極化碼譯碼算法的改進(jìn)與FPGA實(shí)現(xiàn)[J]. 夏閣淞,葛萬(wàn)成.  通信技術(shù). 2019(11)
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[3]無(wú)線傳感器網(wǎng)絡(luò)信道編碼技術(shù)研究[J]. 詹偉,李琳.  計(jì)算機(jī)與數(shù)字工程. 2009(07)

碩士論文
[1]應(yīng)用于無(wú)線傳感器網(wǎng)絡(luò)的LDPC碼研究及實(shí)現(xiàn)[D]. 許永富.哈爾濱工業(yè)大學(xué) 2010



本文編號(hào)：3350623