針對無線傳感器網(wǎng)絡(luò)中對資源消耗及成本敏感的應(yīng)用場景,研究并提出了一種基于FPGA的低資源極化碼連續(xù)刪除（Successive Cancellation,SC）譯碼架構(gòu)。該譯碼架構(gòu)采用同級計算單元串行運算,不同級計算單元并行運算,不同組譯碼數(shù)據(jù)并行處理的方式,通過減少計算單元（Processing Element,PE）個數(shù)、復(fù)用寄存器存儲資源提升硬件資源利用率,復(fù)用譯碼延遲提升吞吐率。通過Xilinx xc7vx330t綜合結(jié)果分析,該譯碼架構(gòu)在碼長為N=128時譯碼最高時鐘頻率為220.444 MHz,吞吐率為89.86 Mb/s,與樹型SC譯碼架構(gòu)相比,計算單元利用率提升了14.67倍,在主要硬件資源指標(biāo)查找表（Look-Up-Table,LUT）和觸發(fā)器（Filp-Flop,FF）上分別節(jié)省了74.22%和62.1%。 

【文章來源】：電子技術(shù)應(yīng)用. 2020,46(09)

【文章頁數(shù)】：6 頁

【部分圖文】：

N=8時傳統(tǒng)SC譯碼架構(gòu)LR數(shù)據(jù)流圖

低資源的極化碼SC譯碼硬件架構(gòu)如圖3所示，主要由計算單元PE、寄存器組regs、凍結(jié)比特ROM、部分和反饋、控制邏輯5個功能模塊組成，接下來分別對這5個模塊進行詳細介紹，其中PE2～PE0表示第2級計算單元至第0級計算單元，regs2～regs0表示與相應(yīng)級的計算單元相對應(yīng)的存儲單元，控制邏輯中的n表示譯碼過程中的級索引，i表示在第n級的譯碼比特索引，起始位置從0開始。圖3 低資源的極化碼SC譯碼硬件架構(gòu)

低資源的極化碼SC譯碼硬件架構(gòu)

【參考文獻】：
期刊論文
[1]極化碼譯碼算法的改進與FPGA實現(xiàn)[J]. 夏閣淞,葛萬成.  通信技術(shù). 2019(11)
[2]低資源消耗多邊類型LDPC碼譯碼器的FPGA實現(xiàn)[J]. 謝東福,王琳,陳平平.  應(yīng)用科學(xué)學(xué)報. 2010(06)
[3]無線傳感器網(wǎng)絡(luò)信道編碼技術(shù)研究[J]. 詹偉,李琳.  計算機與數(shù)字工程. 2009(07)

碩士論文
[1]應(yīng)用于無線傳感器網(wǎng)絡(luò)的LDPC碼研究及實現(xiàn)[D]. 許永富.哈爾濱工業(yè)大學(xué) 2010



本文編號：3350623