發(fā)布時間：2021-08-14 14:45

　　隨著大數(shù)據(jù)時代的來臨以及物聯(lián)網(wǎng)向著智能化方向的不斷發(fā)展,機(jī)器學(xué)習(xí)與物聯(lián)網(wǎng)的結(jié)合成為必然趨勢。人工神經(jīng)網(wǎng)絡(luò)（ANN）作為機(jī)器學(xué)習(xí)領(lǐng)域最經(jīng)典的算法之一,已在圖像識別、模式識別、機(jī)器人控制等領(lǐng)域大放異彩,尤其是隨著近年來“深度學(xué)習(xí)”的崛起,人工神經(jīng)網(wǎng)絡(luò)已成為最強(qiáng)大的機(jī)器學(xué)習(xí)算法之一。然而軟件實(shí)現(xiàn)的ANN存在很大的局限性,由于是在CPU或GPU上運(yùn)行ANN算法,其性能及功耗并不理想,也不適合集成到終端物聯(lián)網(wǎng)設(shè)備。相比之下,硬件實(shí)現(xiàn)的ANN可以實(shí)現(xiàn)完全并行的計(jì)算以及分布式計(jì)算,為人工神經(jīng)網(wǎng)絡(luò)等機(jī)器學(xué)習(xí)算法定制的ASIC芯片在性能、功耗上具備很大優(yōu)勢,因此更加適合物聯(lián)網(wǎng)應(yīng)用。本文針對ANN節(jié)點(diǎn)的硬件實(shí)現(xiàn)及其在物聯(lián)網(wǎng)中的相關(guān)應(yīng)用進(jìn)行了研究,主要內(nèi)容如下:本文對ANN節(jié)點(diǎn)模型,多層前饋神經(jīng)網(wǎng)絡(luò)的網(wǎng)絡(luò)結(jié)構(gòu)、代價函數(shù)、反向傳播算法,以及單個ANN節(jié)點(diǎn)上的數(shù)據(jù)處理流程進(jìn)行了分析。設(shè)計(jì)了可復(fù)用的ANN基本節(jié)點(diǎn),即人工神經(jīng)元的IP核,并對其功能進(jìn)行了仿真驗(yàn)證,實(shí)現(xiàn)了人工神經(jīng)元推理和學(xué)習(xí)過程中的計(jì)算功能。使用TSMC 180nm工藝對ANN節(jié)點(diǎn)芯片進(jìn)行了流片,芯片時鐘頻率為10MHz,面積為2000μm×900μ... 

【文章來源】：北京工業(yè)大學(xué)北京市 211工程院校

【文章頁數(shù)】：83 頁

【學(xué)位級別】：碩士

【部分圖文】：

常見激活函數(shù)

制模塊設(shè)計(jì)制模塊的輸入端包括：UT_DATA：用于接收外部數(shù)據(jù)。INPUT_DATA 設(shè)計(jì)為 8 位分低 8 位和高 8 位兩次輸入，相比于 16 位輸入，8 位設(shè)計(jì)片管腳數(shù)目；C_DATA：用于接收乘累加模塊輸出；D_DATA：用于接收乘加模塊輸出；MB_DATA：連接 DPRAM 的 B 口輸出，用于從 RAM 中讀D_SEL：模式選擇信號，MOD_SEL=0 時僅進(jìn)行前向傳播理模式），MOD_SEL= 1 時既執(zhí)行前向傳播計(jì)算，也執(zhí)行（學(xué)習(xí)模式）；UT_VALID：INPUT_DATA握手信號。本設(shè)計(jì)中采用AXI4的LID 握手通信機(jī)制，芯片與外部的數(shù)據(jù)交互僅發(fā)生在 VALADY 信號同時有效期間，其握手時序如圖 3-5 所示；

第 3 章 可復(fù)用 NN 節(jié)點(diǎn) IP 的設(shè)計(jì)與實(shí)現(xiàn)的工藝庫上生成門級網(wǎng)表。綜合的具體步驟如下：首先設(shè)置相應(yīng)的庫文件及 Design Complier 的初。使用鏈接庫（link_library）設(shè)置模塊或者單元電路的引用；使用目arget_library）設(shè)置綜合時所要映射的庫；使用符號庫（symbol_library）電路顯示的 Schematic。target_library 中包含有單元電路的延遲信息，綜根據(jù) target_library 中給出的延遲信息來計(jì)算路徑的延遲。link_libraret_library 共同定義了制造商提供的單元電路及其相關(guān)信息，包括單元名、單元延遲信息、引腳帶負(fù)載能力、工作環(huán)境等。接下來讀取行為級描述或網(wǎng)表并進(jìn)行鏈接。然后添加相應(yīng)的約束，根據(jù)設(shè)置 max_capacitance 和 max_transition。本設(shè)計(jì)只有一個時鐘，設(shè)置時 10MHz。然后對每個輸入和輸出的 PAD 都設(shè)置 70％的延遲。并對路徑以方便進(jìn)行時序分析。綜合結(jié)果電路圖如下圖所示。

【參考文獻(xiàn)】：
期刊論文
[1]物聯(lián)網(wǎng)體系結(jié)構(gòu)與實(shí)現(xiàn)方法的比較研究[J]. 陳海明,崔莉,謝開斌.  計(jì)算機(jī)學(xué)報(bào). 2013(01)
[2]物聯(lián)網(wǎng)發(fā)展綜述[J]. 王亞唯.  科技信息. 2010(03)
[3]基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件可重構(gòu)實(shí)現(xiàn)[J]. 李利歌,閻保定,侯忠.  河南科技大學(xué)學(xué)報(bào)(自然科學(xué)版). 2009(01)

碩士論文
[1]基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)的研究與設(shè)計(jì)[D]. 劉培龍.電子科技大學(xué) 2012
[2]基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)[D]. 閆明.中國海洋大學(xué) 2008



本文編號：3342658