發(fā)布時(shí)間：2021-07-11 06:56

　　介紹了基于ADRV9009頻譜監(jiān)測(cè)接收機(jī)的設(shè)計(jì)與實(shí)現(xiàn)方案,該方案主要核心器件由Xilinx的FPGA 7Z100-2FFG900I和ADI的帶寬最寬的集成收發(fā)器ADRV9009,以及時(shí)鐘專(zhuān)用芯片AD9528組成。模擬射頻前端模塊接收空中無(wú)線電磁波,ADRV9009對(duì)射頻信號(hào)直接采集后,經(jīng)過(guò)JESD204B傳輸給FPGA;FPGA再對(duì)采集回來(lái)的數(shù)字信號(hào)進(jìn)行頻譜分析監(jiān)測(cè)。 

【文章來(lái)源】：數(shù)字通信世界. 2020,(10)

【文章頁(yè)數(shù)】：3 頁(yè)

【部分圖文】：

頻譜監(jiān)測(cè)接收機(jī)系統(tǒng)實(shí)現(xiàn)框圖

本設(shè)計(jì)方案采用JESD204B子類(lèi)1(Subclass1),作為ADRV9009與FPGA之間的數(shù)據(jù)接口協(xié)議。ADRV9009與FPGA之間的JESD204B接口的數(shù)據(jù)鏈路如圖2所示。JESD204B接口的單個(gè)通道數(shù)率計(jì)算公式:Lane rate=(M×N"×[10?8]×Fs)/L;其中M是ADC/DAC的數(shù)量,N"是ADC/DAC的位數(shù),Fs是采用時(shí)鐘,10/8是8b/10b編碼的鏈路開(kāi)銷(xiāo),L是通道數(shù)。本設(shè)計(jì)系統(tǒng)是雙路ADC,位數(shù)16bit,采樣率245.76MHz,使用2個(gè)通道傳輸,用到IQ采樣傳輸。因此帶入上面公式計(jì)算得單個(gè)Lane通道速率Lane rate為9830.4MHz,因?yàn)閄C7Z100系列FPGA的GTX接口最大速率是12.5GHz,滿足ADRV9009芯片JESD204B接口與FPGA的GTX接口之間的傳輸數(shù)字速率9.8304GHz。

在Vivado2018.1開(kāi)發(fā)環(huán)境下搭建ADRV9009的收發(fā)環(huán)回環(huán)測(cè)試工程:ADRV9009的接收端RX1采集回來(lái)的數(shù)據(jù)信號(hào)在FPGA內(nèi)部的JESD204B的IPcore數(shù)字接口輸出直接連到JESD204B的IPcore的數(shù)字接口輸入端。因此接收采集回來(lái)的數(shù)據(jù)就直接回環(huán)到ADRV9009的發(fā)端數(shù)據(jù)接口TX1。另外,也可以通過(guò)PC端的串口工具對(duì)PS端的串口發(fā)送ADRV9009接收通道切換命令,命令切換ADRV9009到觀測(cè)通道ORX1。FPGA工程內(nèi)部把ADRV9009的ORX1通道采集接收回來(lái)的數(shù)據(jù)直接回環(huán)到發(fā)端數(shù)據(jù)接口TX1。整個(gè)系統(tǒng)FPGA工程采用Verilog語(yǔ)言編寫(xiě),PS端在SDK環(huán)境下采用C語(yǔ)言編寫(xiě);FPGA工程頂層設(shè)計(jì)模塊如下:FPGA工程模塊包含4大模塊:系統(tǒng)時(shí)鐘、系統(tǒng)復(fù)位、AXI內(nèi)部鏈接、Bram模塊、PS控制端模塊。


本文編號(hào)：3277579