本文關(guān)鍵詞：基于AMC2C6670的TD-LTE物理層調(diào)度及接口實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：LTE是繼第三代移動通信之后的新一代主流移動寬帶通信標(biāo)準,其包含TDD和FDD兩種制式。LTE系統(tǒng)以正交頻分復(fù)用和多輸入多輸出技術(shù)為基礎(chǔ),數(shù)據(jù)采取分組傳輸,在20MHz帶寬內(nèi)理論可以實現(xiàn)100Mbit/s的下行峰值速率和50Mbit/s的上行峰值速率。與3G通信系統(tǒng)相比,LTE通信系統(tǒng)在算法復(fù)雜度和傳輸性能上有一個數(shù)量級的增加,僅依靠單個處理器通常無法滿足高速實時處理大數(shù)據(jù)量的應(yīng)用需求,多處理器的分布式并行處理成為提高系統(tǒng)性能的有效解決途徑,如何為系統(tǒng)中諸多的處理單元、控制單元提供一種高效率、高帶寬、高靈活性的互連架構(gòu),成為LTE通信系統(tǒng)設(shè)計中頗具挑戰(zhàn)性的難題。TDD-LTE測試系統(tǒng)系統(tǒng)主要包含主控板、基帶板AMC2C6670、射頻板,其中,基帶物理層處理在基帶板AMC2C6670上完成,TDD-LTE系統(tǒng)工作時,每1ms都需要在基帶板DSP與主控板間、基帶板DSP與基帶板FPGA間傳輸大量數(shù)據(jù)。本文基于TDD-LTE測試系統(tǒng)的基帶物理層處理要求,設(shè)計了以TI公司的TMS320C6670為核心的串行RapidIO互連方案,來解決處理器互連遇到的瓶頸問題。測試結(jié)果驗證了該互連方案的可行性和可靠性,當(dāng)采用4×、5Gbps配置時,以發(fā)送256KB數(shù)據(jù)量為例,即使選取DDR3作為收、發(fā)端的存儲器地址,也能實現(xiàn)10Gbps以上的傳輸速度,因此,串行RapidIO互連方案適用TDD-LTE等新型的無線基站系統(tǒng)。論文分三部分展開,首先介紹了串行Rapid IO的基礎(chǔ)理論,研究分析了TDD-LTE測試系統(tǒng)的數(shù)據(jù)接口需求,抽象出系統(tǒng)初期簡化的SRIO測試原理圖并給出SRIO電路模塊的軟件設(shè)計框圖;隨后針對TMDXEVM6670L評估板平臺進行SRIO模式選型測試,從外圍電路、數(shù)據(jù)量、存儲介質(zhì)等方面研究分析Rapid IO鏈路性能,最終確定將NWrite或SWrite作為TDD-LTE測試系統(tǒng)的傳輸模式;最后基于基帶板AMC2C6670完成SRIO鏈路設(shè)計、實現(xiàn)及性能驗證測試,測試包括:DSP與主控板間的連通性、DSP與FPGA間的連通性、NWrite傳輸差錯率、NWrite傳輸速率等,論文從連通性和可靠性兩方面去探究接口鏈路,表明串行Rapid IO能夠滿足TDD-LTE測試系統(tǒng)的接口要求。
【關(guān)鍵詞】：串行Rapid IO TMS320C6670 基帶板AMC2C6670 TDD-LTE測試系統(tǒng)
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN929.5
【目錄】：

• 摘要5-6
• Abstract6-15
• 第一章 緒論15-18
• 1.1 本論文的研究背景及意義15-16
• 1.2 本論文的結(jié)構(gòu)安排16-18
• 第二章 基于SRIO互連的TDD-LTE測試系統(tǒng)概述18-34
• 2.1 引言18
• 2.2 Rapid IO基礎(chǔ)理論18-27
• 2.2.1 串行Rapid IO常見事務(wù)的包格式19-20
• 2.2.2 Rapid IO邏輯層20-25
• 2.2.3 SRIO傳輸層25
• 2.2.4 SRIO物理層25-27
• 2.3 TDD-LTE測試系統(tǒng)27-32
• 2.3.1 TDD-LTE幀結(jié)構(gòu)28-29
• 2.3.2 TDD-LTE測試系統(tǒng)硬件組成框圖29-30
• 2.3.3 TDD-LTE測試系統(tǒng)下行鏈路物理層數(shù)據(jù)流框圖30-31
• 2.3.4 TDD-LTE測試系統(tǒng)中SRIO接口測試原理框圖31-32
• 2.3.5 DSP芯片端SRIO接口模塊軟件設(shè)計框圖32
• 2.4 本章小結(jié)32-34
• 第三章 基于TMDXEVM6670L評估板的SRIO傳輸模式選型34-70
• 3.1 引言34-38
• 3.1.1 測試開發(fā)環(huán)境34-36
• 3.1.2 評估板SRIO測試的總體方案36-38
• 3.2 評估板測試平臺的模塊設(shè)計38-52
• 3.2.1 Main PLL Controller電路模塊38-42
• 3.2.2 Power/Sleep Controller（PSC）電路模塊42-44
• 3.2.3 CorePac中斷管理器44-46
• 3.2.4 Chip Interrupt Controller（CIC）電路模塊46-49
• 3.2.5 Timer電路模塊49-52
• 3.3 基于TMDXEVM6670L的SRIO接口性能測試和選型52-68
• 3.3.1 統(tǒng)計時間方法的精度評估52-54
• 3.3.2 數(shù)據(jù)量對接口工作效率的影響54-57
• 3.3.3 存儲介質(zhì)對接口工作效率的影響57-58
• 3.3.4 SRIO接口三種自環(huán)模式測試對比58-61
• 3.3.5 SRIO接口的Lane通道配置對數(shù)據(jù)傳輸速率的影響61-67
• 3.3.6 不同SRIO事務(wù)的速率比較67-68
• 3.4 本章小結(jié)68-70
• 第四章 基于AMC2C6670的系統(tǒng)SRIO接口實現(xiàn)設(shè)計70-90
• 4.1 引言70
• 4.2 TDD-LTE測試系統(tǒng)工作環(huán)境70-73
• 4.2.1 TDD-LTE測試系統(tǒng)的硬件平臺70-71
• 4.2.2 TDD-LTE測試系統(tǒng)的基帶板AMC2C667071
• 4.2.3 TDD-LTE測試系統(tǒng)的SRIO互連拓撲框圖71-73
• 4.2.4 TDD-LTE測試系統(tǒng)的接口軟件框架73
• 4.3 主控板和DSP間的SRIO連通性測試73-79
• 4.3.1 DSP作為發(fā)射端，主控板作為接收端73-77
• 4.3.2 DSP作為接收端，主控板作為發(fā)射端77-79
• 4.4 DSP與FPGA之間的SRIO連通性測試79-82
• 4.5 SRIO交換機（Switch）對接口性能的影響82-89
• 4.5.1 基帶板SRIO差錯率測試82-85
• 4.5.2 基帶板NWrite速率測試85-89
• 4.6 本章小結(jié)89-90
• 第五章 全文總結(jié)90-92
• 5.1 本文工作及貢獻90
• 5.2 下一步工作建議和研究方向90-92
• 致謝92-93
• 參考文獻93-95
• 個人簡歷95-96
• 附件96-98

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前1條

1 周鶴;高速總線新發(fā)展 串行技術(shù)的未來[J];新電腦;2005年06期

  本文關(guān)鍵詞：基于AMC2C6670的TD-LTE物理層調(diào)度及接口實現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：327655