發(fā)布時間：2017-04-24 09:14

  本文關(guān)鍵詞：海洋監(jiān)測終端中基于FPGA的視頻采集與H.264編碼關(guān)鍵技術(shù)實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著視頻編解碼技術(shù)和集成電路設(shè)計技術(shù)的不斷發(fā)展,視頻編解碼標(biāo)準(zhǔn)的產(chǎn)業(yè)化,特別是硬件實(shí)現(xiàn)技術(shù)將逐漸走向成熟,并且成為新的經(jīng)濟(jì)增長點(diǎn)�；贖.264/AVC、H.265/HEVC和AVS關(guān)鍵技術(shù)的硬件設(shè)計和實(shí)現(xiàn)工作具有非常重要的理論和實(shí)際意義。本文首先對H.264/AVC編碼器以及視頻采集技術(shù)進(jìn)行研究,重點(diǎn)對整數(shù)變換、量化和幀內(nèi)預(yù)測三個關(guān)鍵模塊進(jìn)行了詳細(xì)的理論分析;接著設(shè)計了變化量化及其殘差重構(gòu)模塊和幀內(nèi)預(yù)測模塊的硬件流水結(jié)構(gòu);最后使用Verilog HDL語言進(jìn)行硬件電路設(shè)計,在Model Sim10.2仿真軟件上進(jìn)行功能仿真驗(yàn)證,選擇在Xilinx公司Kintex-7系列的FPGA芯片上使用Vivado綜合工具完成對各個模塊的綜合實(shí)現(xiàn),并且給出相應(yīng)模塊仿真結(jié)果和資源消耗情況。本項(xiàng)目還對H.265/HEVC整數(shù)變換和幀內(nèi)預(yù)測計算模塊進(jìn)行深入研究,完成了各模塊的結(jié)構(gòu)設(shè)計和FPGA實(shí)現(xiàn)。與一般的H.265/HEVC的N*N尺寸DCT/IDCT模塊一個周期處理N個像素點(diǎn)不同,本設(shè)計的DCT/IDCT在4*4、8*8、16*16、32*32尺寸塊中一個周期分別處理16、8、8、8個像素點(diǎn);并且簡化DCT/IDCT算法,采用無乘法器的設(shè)計方法降低資源開銷。綜合實(shí)現(xiàn)結(jié)果表明:本設(shè)計的H.265/HEVC整數(shù)DCT和IDCT模塊的時序滿足主頻250MHz下并行處理40個像素點(diǎn)的要求,處理能力可達(dá)到10Gpixel/s;其中,DCT模塊消耗18638個LUT,IDCT模塊消耗31656個LUT,占用xc7k410tfbg900-2芯片LUT資源的19.79%,可滿足1080P視頻60fps實(shí)時編碼方案的需求。
【關(guān)鍵詞】：H.264/AVC 整數(shù)變換 量化 幀內(nèi)預(yù)測 FPGA H.265/HEVC
【學(xué)位授予單位】：集美大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN919.81
【目錄】：

• 中文摘要4-5
• abstract5-10
• 第1章 引言10-17
• 1.1 課題的研究背景10
• 1.2 視頻壓縮編碼標(biāo)準(zhǔn)的發(fā)展10-11
• 1.3 視頻壓縮編碼技術(shù)的發(fā)展11-12
• 1.4 視頻編碼硬件發(fā)展現(xiàn)狀12
• 1.5 視頻編碼硬件開發(fā)流程12-14
• 1.6 開發(fā)工具與平臺介紹14-15
• 1.6.1 Kintex-7 系列FPGA簡介15
• 1.6.2 Xilinx Vivado開發(fā)工具15
• 1.7 論文的主要研究內(nèi)容與結(jié)構(gòu)15-17
• 1.7.1 論文的主要研究內(nèi)容15-16
• 1.7.2 論文結(jié)構(gòu)16-17
• 第2章 視頻編碼關(guān)鍵技術(shù)分析17-44
• 2.1 H.264 視頻壓縮編碼的基本概念17-26
• 2.1.1 視頻數(shù)據(jù)的編碼結(jié)構(gòu)18-22
• 2.1.2 預(yù)測編碼22-24
• 2.1.3 變換編碼24
• 2.1.4 量化編碼24-25
• 2.1.5 熵編碼25-26
• 2.2 H.264 視頻編碼關(guān)鍵技術(shù)分析26-43
• 2.2.1 視頻采集技術(shù)26
• 2.2.2 變換編碼技術(shù)26-29
• 2.2.3 量化技術(shù)29-31
• 2.2.4 模式選擇與率失真優(yōu)化技術(shù)31-32
• 2.2.5 多模式幀內(nèi)預(yù)測技術(shù)32-36
• 2.2.6 幀間預(yù)測技術(shù)36-40
• 2.2.7 自適應(yīng)去塊效應(yīng)濾波技術(shù)40-41
• 2.2.8 混合熵編碼技術(shù)41-43
• 2.3 本章小結(jié)43-44
• 第3章 變換量化模塊的FPGA結(jié)構(gòu)設(shè)計與實(shí)現(xiàn)44-69
• 3.1 H.264 變換量化與其重構(gòu)模塊設(shè)計與實(shí)現(xiàn)44-51
• 3.1.1 正反變換模塊設(shè)計45-47
• 3.1.2 正反變換模塊仿真與實(shí)現(xiàn)47-49
• 3.1.3 正反量化模塊設(shè)計49-50
• 3.1.4 正反量化模塊仿真與實(shí)現(xiàn)50-51
• 3.2 H.265 正反變換模塊設(shè)計與實(shí)現(xiàn)51-67
• 3.2.1 正變換模塊設(shè)計53-60
• 3.2.2 正變換模塊仿真與實(shí)現(xiàn)60-62
• 3.2.3 反變換模塊設(shè)計62-65
• 3.2.4 反變換模塊仿真與實(shí)現(xiàn)65-67
• 3.3 本章小結(jié)67-69
• 第4章 幀內(nèi)預(yù)測模塊的FPGA結(jié)構(gòu)設(shè)計69-84
• 4.1 H.264 幀內(nèi)預(yù)測模塊設(shè)計69-72
• 4.1.1 色度分量的幀內(nèi)預(yù)測模塊設(shè)計70-72
• 4.1.2 亮度分量的幀內(nèi)預(yù)測模塊設(shè)計72
• 4.2 H.265 幀內(nèi)預(yù)測子模塊的FPGA結(jié)構(gòu)設(shè)計與實(shí)現(xiàn)72-82
• 4.2.1 幀內(nèi)預(yù)測子模塊設(shè)計75-81
• 4.2.2 幀內(nèi)預(yù)測子模塊仿真與實(shí)現(xiàn)81-82
• 4.3 本章小結(jié)82-84
• 第5章 結(jié)束語84-86
• 致謝86-87
• 參考文獻(xiàn)87-89
• 在學(xué)期間發(fā)表的學(xué)術(shù)論文89

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前1條

1 普建龍;吳景東;;HEVC標(biāo)準(zhǔn)中整數(shù)變換的FPGA實(shí)現(xiàn)[J];電視技術(shù);2014年19期

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前3條

1 鐘明光;H.264編碼器的研究及其部分算法的FPGA實(shí)現(xiàn)[D];西安電子科技大學(xué);2013年

2 李幸原;基于FPGA的H.264視頻壓縮編碼SOPC設(shè)計[D];北京工業(yè)大學(xué);2013年

3 朱傳傳;基于FPGA的H.264編碼器設(shè)計與驗(yàn)證[D];西安電子科技大學(xué);2014年

  本文關(guān)鍵詞：海洋監(jiān)測終端中基于FPGA的視頻采集與H.264編碼關(guān)鍵技術(shù)實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：323941