本文設(shè)計了一種能夠產(chǎn)生256路采樣時鐘、低抖動的多相延遲鎖相環(huán)電路。該電路由鑒頻鑒相器、電荷泵、環(huán)路濾波器和壓控延時鏈四部分組成,現(xiàn)采用上海華虹宏力半導(dǎo)體制造有限公司130 nm CMOS工藝,完成了電路設(shè)計與仿真;仿真結(jié)果表明在典型1 ns相位延遲下,輸出時鐘相位延遲均值為0.999 ns,相位延遲抖動為18.61ps,可應(yīng)用于給開關(guān)電容陣列提供穩(wěn)定的采樣時鐘。 

【文章來源】：中國集成電路. 2020,29(09)

【文章頁數(shù)】：7 頁

【部分圖文】：

2 DLL相位延遲抖動

工作原理：一般情況下，當外部參考時鐘ref＿clk輸入給DLL電路時，DLL電路會通過鑒頻鑒相器對輸入?yún)⒖紩r鐘ref＿clk和經(jīng)過延時鏈延遲的最后一級輸出時鐘vcdl＿clk進行相位比較，然后產(chǎn)生一對互補的UP和DN的脈沖信號，控制電荷泵電路的開關(guān)，對環(huán)路濾波電容進行充放電，產(chǎn)生控制延時鏈延遲大小的控制電壓Vctrl，進而改變輸出時鐘vcdl＿clk的延時，直至輸出時鐘vcdl＿clk和輸入?yún)⒖紩r鐘ref＿clk正好相差一個時鐘周期，DLL電路進入鎖定狀態(tài)。2 電路設(shè)計

(3）數(shù)字鑒相器的類別。它又可以分為異或門鑒相器、JK觸發(fā)器鑒相器和三態(tài)鑒頻鑒相器三種結(jié)構(gòu)；其中，三態(tài)鑒頻鑒相器同時具有鑒頻鑒相功能，鑒相線性范圍大，捕獲時間短，應(yīng)用廣泛，其圖2顯示了一種由兩個D觸發(fā)器和一個與門組成的傳統(tǒng)三態(tài)數(shù)字PFD的基本結(jié)構(gòu)。(4）傳統(tǒng)三態(tài)數(shù)字PFD工作原理及其存在的問題。

【參考文獻】：
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博士論文
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碩士論文
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本文編號：3144893