設(shè)計(jì)了一種基于TowerJazz 180 nm CMOS工藝的低抖動(dòng)集成鎖相環(huán)芯片。分別從鑒頻鑒相器（PFD）、電荷泵（CP）、壓控振蕩器（VCO）、環(huán)路濾波器（LPF）等多個(gè)環(huán)路模塊分析介紹了減小輸出時(shí)鐘抖動(dòng)的方法和具體電路實(shí)現(xiàn)。采用Cadence仿真軟件對(duì)整個(gè)電路進(jìn)行仿真,后仿真結(jié)果表明該鎖相環(huán)芯片性能指標(biāo)良好:工作電壓1.8 V,調(diào)頻范圍為1.24～2.95 GHz,輸出時(shí)鐘中心頻率為2.56 GHz,鎖定時(shí)間小于2μs,相位抖動(dòng)約為1.7 ps。 

【文章來源】：電子設(shè)計(jì)工程. 2020,28(16)

【文章頁數(shù)】：6 頁

【部分圖文】：

鎖相環(huán)（PLL）系統(tǒng)構(gòu)成

壓控振蕩器VCO作為鎖相環(huán)中最核心的模塊，決定著工作頻率范圍�？紤]到實(shí)際頻率需求以及LC-VCO的面積大、調(diào)頻范圍小[5-6]，本設(shè)計(jì)采用環(huán)形VCO結(jié)構(gòu)。此外，由于單端環(huán)形振蕩器噪聲較大的缺點(diǎn)，設(shè)計(jì)中的振蕩器采用了能夠抑制共模噪聲的差分環(huán)形結(jié)構(gòu)，該差分環(huán)形振蕩器由三級(jí)差分延時(shí)單元和偏置電路兩部分組成。由三級(jí)差分延時(shí)單元構(gòu)成的環(huán)形VCO結(jié)構(gòu)如圖2所示，其實(shí)質(zhì)依然是一個(gè)負(fù)反饋系統(tǒng)。對(duì)于負(fù)反饋系統(tǒng)，其在頻率ωosc處振蕩的必要條件是滿足巴克豪森判據(jù)[1-4]。因此，對(duì)于由延時(shí)單元構(gòu)成的環(huán)形VCO，其延時(shí)單元的最小級(jí)數(shù)為3。對(duì)于具有N級(jí)延時(shí)單元的環(huán)形VCO，其振蕩頻率為fosc=1/（2N·TD），其中TD=RC為每一級(jí)的延時(shí)[3]。為了獲得更大的振蕩頻率，綜合考慮功耗、面積等因素，延時(shí)單元的級(jí)數(shù)N不宜取得大，故本設(shè)計(jì)采取了最少的3級(jí)環(huán)形結(jié)構(gòu)。設(shè)每一級(jí)延時(shí)單元的放大倍數(shù)為A0,-3 d B帶寬為ω0，根據(jù)巴克豪森判據(jù)列方程可求得每一級(jí)延時(shí)單元的放大倍數(shù)

由三級(jí)差分延時(shí)單元構(gòu)成的環(huán)形VCO結(jié)構(gòu)如圖2所示，其實(shí)質(zhì)依然是一個(gè)負(fù)反饋系統(tǒng)。對(duì)于負(fù)反饋系統(tǒng)，其在頻率ωosc處振蕩的必要條件是滿足巴克豪森判據(jù)[1-4]。因此，對(duì)于由延時(shí)單元構(gòu)成的環(huán)形VCO，其延時(shí)單元的最小級(jí)數(shù)為3。對(duì)于具有N級(jí)延時(shí)單元的環(huán)形VCO，其振蕩頻率為fosc=1/（2N·TD），其中TD=RC為每一級(jí)的延時(shí)[3]。為了獲得更大的振蕩頻率，綜合考慮功耗、面積等因素，延時(shí)單元的級(jí)數(shù)N不宜取得大，故本設(shè)計(jì)采取了最少的3級(jí)環(huán)形結(jié)構(gòu)。設(shè)每一級(jí)延時(shí)單元的放大倍數(shù)為A0,-3 d B帶寬為ω0，根據(jù)巴克豪森判據(jù)列方程可求得每一級(jí)延時(shí)單元的放大倍數(shù)構(gòu)成環(huán)形VCO的差分延時(shí)單元內(nèi)部電路如圖3所示，由一對(duì)輸入差分管（M5、M6）、尾電流管（M7）和兩個(gè)對(duì)稱負(fù)載組成。其中對(duì)稱負(fù)載包含兩個(gè)大小相同PMOS管（M1&M2,M3&M4），一個(gè)PMOS管（M1,M4）采用二極管連接，另一個(gè)PMOS管（M2,M3）的柵極接控制電壓VC，通過改變控制電壓VC來改變對(duì)稱負(fù)載等效電阻的大小，以獲得不同的延時(shí)，進(jìn)而實(shí)現(xiàn)頻率可控[9,12]。

【參考文獻(xiàn)】：
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本文編號(hào)：3122913