介紹了一種基于高速數(shù)模轉(zhuǎn)換的直接寬帶雷達(dá)信號(hào)產(chǎn)生方法,該方法采用信號(hào)的多相分解技術(shù)直接數(shù)字產(chǎn)生寬帶線性調(diào)頻信號(hào),并經(jīng)過均衡、濾波、上變頻等電路最終實(shí)現(xiàn)X波段帶寬為1.3 GHz的寬帶雷達(dá)信號(hào)。該技術(shù)的應(yīng)用大大改善了信號(hào)幅相特性及雜散性能,提高了信號(hào)的相位線性度及脈間雜散,使得雷達(dá)成像性能和動(dòng)態(tài)范圍得到極大的提升。研制出的寬帶信號(hào)產(chǎn)生系統(tǒng)已被成功應(yīng)用于某X波段寬帶相控陣?yán)走_(dá)上。 

【文章來源】：現(xiàn)代雷達(dá). 2020,42(01)北大核心CSCD

【文章頁數(shù)】：4 頁

【部分圖文】：

DDS原理框圖

數(shù)字產(chǎn)生部分利用信號(hào)的多相分解技術(shù),直接產(chǎn)生載頻為1.6 GHz,帶寬為1.3 GHz的線性調(diào)頻信號(hào)。其實(shí)現(xiàn)原理框圖如圖2所示。高速D/A采用MD662H,其工作時(shí)鐘頻率選為2.4 GHz。MD662H輸入四路數(shù)據(jù)率1.2 GHz的LVDS數(shù)據(jù),其中每?jī)陕吠ㄟ^2∶1復(fù)用器產(chǎn)生數(shù)據(jù)率2.4 GHz的數(shù)據(jù),再在2.4 GHz的時(shí)鐘驅(qū)動(dòng)下通過DDR LATCH輸出數(shù)據(jù)率為4.8 GHz的數(shù)據(jù)信號(hào)送給D/A變換,實(shí)現(xiàn)最終的模擬輸出信號(hào)。MD662H的2.4 GHz時(shí)鐘在內(nèi)部經(jīng)四分頻產(chǎn)生600 MHz信號(hào)送給FPGA的LVDS發(fā)送器作為其時(shí)鐘。在FPGA內(nèi)部,32路DDS IP核在不同的頻率控制字和相位控制字的控制下生成32路數(shù)據(jù)率為150 MHz的線性調(diào)頻多相數(shù)據(jù)信號(hào),經(jīng)LVDS發(fā)送器8∶1并串轉(zhuǎn)換后生成四路數(shù)據(jù)率1.2 GHz的LVDS數(shù)據(jù)送給MD662H。FPGA內(nèi)部的主要電路均工作在150 MHz的時(shí)鐘頻率下,可保證其工作穩(wěn)定可靠。

為實(shí)現(xiàn)模塊的標(biāo)準(zhǔn)化、通用化、小型化,數(shù)字部分硬件平臺(tái)設(shè)計(jì)為基于JVPX總線的四路寬帶數(shù)字信號(hào)產(chǎn)生模塊。電路設(shè)計(jì)原理框圖如圖3所示。FPGA采用ALTERA公司高端STRATIX系列EP4SGX230。DAC器件采用MD662H,光口用于收發(fā)系統(tǒng)的定時(shí)和控制,也可接收用于實(shí)時(shí)任意波形產(chǎn)生的IQ數(shù)據(jù)。該寬帶信號(hào)產(chǎn)生模塊可實(shí)現(xiàn)四路L波段任意寬帶信號(hào)產(chǎn)生。傳統(tǒng)的線性調(diào)頻、單載頻和連續(xù)波等可利用FPGA內(nèi)自帶 的DDS IP核實(shí)時(shí)產(chǎn)生,也可像產(chǎn)生復(fù)雜波形一樣通過事先提供的多路數(shù)據(jù)實(shí)現(xiàn)。板上具備大容量的FLASH芯片和SRAM空間,可存儲(chǔ)任意波形多相數(shù)據(jù),也可存儲(chǔ)用于寬帶相位修正的補(bǔ)償數(shù)據(jù)。因此,可以滿足工程上寬帶信號(hào)產(chǎn)生及應(yīng)用的系統(tǒng)需求。


本文編號(hào)：3122496