本文關(guān)鍵詞：基于FPGA的北斗衛(wèi)星導(dǎo)航系統(tǒng)接收機(jī)基帶信號處理器設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：北斗衛(wèi)星導(dǎo)航系統(tǒng)(BeiDou Navigation Satellite System, BDS)是中國自主建設(shè)、獨(dú)立運(yùn)行、與世界其他衛(wèi)星導(dǎo)航系統(tǒng)兼容共用的全球衛(wèi)星導(dǎo)航系統(tǒng)。在BDS中,用戶通過地面接收機(jī)獲取BDS提供的服務(wù),而接收機(jī)中最重要的核心之一就是基帶信號處理器。在衛(wèi)星導(dǎo)航定位技術(shù)快速發(fā)展的今天,研究基帶信號處理器,對提高BDS的國際競爭力具有重要的意義。本文的主要內(nèi)容是在FPGA上設(shè)計(jì)適合北斗接收機(jī)的基帶信號處理器。根據(jù)BDS的信號結(jié)構(gòu)和偽距定位的原理,詳細(xì)地描述了對基帶信號處理器進(jìn)行的自頂向下設(shè)計(jì)過程,將北斗衛(wèi)星導(dǎo)航系統(tǒng)接收機(jī)的基帶信號處理器分成了外圍模塊、相關(guān)器和雙向口模塊,重點(diǎn)介紹了基帶信號處理器的核心部分——相關(guān)器,并將相關(guān)器模塊繼續(xù)細(xì)分為時(shí)鐘管理模塊、控制模塊、譯碼器、通道選擇模塊、信號重編碼模塊以及多通道模塊,通過多通道模塊中的信號處理通道實(shí)現(xiàn)基帶信號處理過程,詳細(xì)設(shè)計(jì)了其中的載波生成模塊和測距碼生成模塊。使用Verilog HD L描述了基帶信號處理器,并使用ISE (Integrated Software Environment)對設(shè)計(jì)進(jìn)行綜合實(shí)現(xiàn),在此過程中,使用Mentor Graphics 公司的ModelSim對基帶信號處理器內(nèi)的模塊進(jìn)行了仿真。最后,使用Xili nx內(nèi)置的在線邏輯分析儀ChipScope Pro對設(shè)計(jì)結(jié)果進(jìn)行芯片上調(diào)試,并使用高動(dòng)態(tài)衛(wèi)星導(dǎo)航模擬器對使用本文設(shè)計(jì)的基帶信號處理器的BDS接收機(jī)進(jìn)行了測試,驗(yàn)證了設(shè)計(jì)的正確性。
【關(guān)鍵詞】：北斗衛(wèi)星導(dǎo)航系統(tǒng) FPGA 基帶信號處理器
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN967.1
【目錄】：

• 摘要3-4
• Abstract4-8
• 1 緒論8-11
• 1.1 課題背景及其意義8-9
• 1.2 BDS及其芯片的發(fā)展現(xiàn)狀9-10
• 1.3 本文的主要內(nèi)容10-11
• 2 BDS接收機(jī)原理11-28
• 2.1 BDS信號分析11-15
• 2.1.1 BDS信號的結(jié)構(gòu)11-12
• 2.1.2 BDS信號的載波12
• 2.1.3 BDS信號的偽碼12-14
• 2.1.4 BDS信號的數(shù)據(jù)碼14-15
• 2.2 BDS接收機(jī)的定位原理15-19
• 2.2.1 三維空間定位原理15-16
• 2.2.2 BDS接收機(jī)偽距定位原理16-18
• 2.2.3 BDS接收機(jī)偽距的測量18-19
• 2.3 BDS接收機(jī)信號跟蹤原理19-25
• 2.3.1 碼環(huán)19-21
• 2.3.2 載波環(huán)21-23
• 2.3.3 BDS接收機(jī)跟蹤環(huán)路23-25
• 2.4 BDS捕獲原理25-27
• 2.5 本章小結(jié)27-28
• 3 BDS基帶信號處理器的結(jié)構(gòu)設(shè)計(jì)28-49
• 3.1 硬件平臺介紹28-29
• 3.2 整體設(shè)計(jì)29-30
• 3.3 外圍模塊30-32
• 3.3.1 外圍時(shí)鐘模塊30-31
• 3.3.2 SPI配置模塊31-32
• 3.4 相關(guān)器模塊32-48
• 3.4.1 相關(guān)器時(shí)鐘模塊33-34
• 3.4.2 重編碼模塊34-35
• 3.4.3 控制模塊35
• 3.4.4 通道數(shù)據(jù)選擇模塊35
• 3.4.5 譯碼器35-37
• 3.4.6 DSP與FPGA的接口設(shè)計(jì)37-41
• 3.4.7 UART通道模塊41-42
• 3.4.8 信號處理通道模塊42-48
• 3.5 雙向口模塊48
• 3.6 本章小結(jié)48-49
• 4 基帶信號處理器仿真實(shí)現(xiàn)49-72
• 4.1 軟件平臺的介紹49-50
• 4.1.1 ISE介紹49-50
• 4.1.2 ModelSim介紹50
• 4.2 外圍模塊50-52
• 4.2.1 外圍模塊的時(shí)鐘發(fā)生器50-51
• 4.2.2 SPI配置模塊51-52
• 4.3 相關(guān)器模塊52-70
• 4.3.1 時(shí)鐘模塊52-53
• 4.3.2 重編碼模塊53
• 4.3.3 控制模塊53-54
• 4.3.4 通道數(shù)據(jù)選擇器54-55
• 4.3.5 譯碼器55-56
• 4.3.6 UART通道56
• 4.3.7 信號處理通道56-69
• 4.3.8 相關(guān)器整體仿真69-70
• 4.4 雙向口模塊70-71
• 4.5 本章小結(jié)71-72
• 5 基帶信號處理器調(diào)試與測試72-80
• 5.1 調(diào)試工具介紹72-73
• 5.1.1 ChipScope Pro介紹72
• 5.1.2 ChipScope Pro調(diào)試原理72-73
• 5.2 FPGA的約束73
• 5.3 外圍模塊調(diào)試73
• 5.4 相關(guān)器調(diào)試73-77
• 5.4.1 重編碼模塊73-74
• 5.4.2 控制模塊74
• 5.4.3 通道數(shù)據(jù)選擇模塊74
• 5.4.4 譯碼器74-75
• 5.4.5 信號處理通道調(diào)試75-77
• 5.5 BDS接收機(jī)測試77-79
• 5.5.1 高動(dòng)態(tài)衛(wèi)星導(dǎo)航信號模擬器介紹77-78
• 5.5.2 模擬測試結(jié)果78-79
• 5.6 本章小結(jié)79-80
• 6 結(jié)論與展望80-82
• 6.1 結(jié)論80
• 6.2 展望80-82
• 致謝82-83
• 參考文獻(xiàn)83-86

【參考文獻(xiàn)】

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本文編號：310960