發(fā)布時間：2017-04-11 08:20

  本文關(guān)鍵詞：某型號雷達(dá)中頻信號模擬器研制，由筆耕文化傳播整理發(fā)布。

【摘要】：SAR雷達(dá)是現(xiàn)代雷達(dá)體制中重要的一員,以其高分辨率在各個領(lǐng)域得到了廣泛地應(yīng)用。SAR雷達(dá)的研制和調(diào)試,離不開SAR雷達(dá)模擬設(shè)備的輔助。因此,SAR雷達(dá)模擬技術(shù)的研究,具有十分重要的意義。本課題針對某型號SAR雷達(dá)中頻信號模擬器技術(shù)指標(biāo),進(jìn)行了具體的方案設(shè)計。系統(tǒng)由320MHz頻率源、400MHz頻率源、微波開關(guān)、液晶模塊、自研的數(shù)字存儲板卡和模擬調(diào)制板卡組成。數(shù)字存儲板卡上主要是數(shù)字電路,用來存儲回波數(shù)據(jù);模擬調(diào)制板卡包括本設(shè)計需要的模擬電路,主要負(fù)責(zé)回波數(shù)據(jù)的數(shù)字信號到中頻模擬信號的變換;320MHz頻率源作為播放回波數(shù)據(jù)的時鐘基準(zhǔn),微波開關(guān)負(fù)責(zé)內(nèi)外320MHz的時鐘信號的切換;400MHz頻率源作為正交調(diào)制的本振信號,為中頻信號提供頻率穩(wěn)定的載波信號;液晶模塊,主要實現(xiàn)系統(tǒng)脫機(jī)時的人機(jī)交互功能。硬件部分,采用CF卡作為系統(tǒng)的數(shù)據(jù)存儲模塊,DDR II內(nèi)存條作為數(shù)據(jù)緩存模塊,通過USB 2.0接口進(jìn)行數(shù)據(jù)傳輸,把FPGA作為系統(tǒng)的控制核心,通過數(shù)模轉(zhuǎn)換芯片實現(xiàn)模擬信號的生成,通過LC元件搭建低通濾波器實現(xiàn)對模擬信號的濾波處理,由運(yùn)算放大器構(gòu)成信號放大等調(diào)理電路,通過正交調(diào)制實現(xiàn)信號的頻譜搬移。軟件部分,采用Lab Windows/CVI進(jìn)行上位機(jī)軟件的開發(fā)。通過系統(tǒng)調(diào)試,驗證了設(shè)計方案的可行性,生成了中心頻率為400MHz,調(diào)頻帶寬為0~80MHz,輸出幅度為±1V的中頻模擬信號,滿足設(shè)計要求。
【關(guān)鍵詞】：SAR DDR II LPF 正交調(diào)制
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN957.51
【目錄】：

• 摘要4-5
• Abstract5-9
• 第1章 緒論9-14
• 1.1 課題來源和研究的目的及意義9
• 1.2 雷達(dá)信號模擬技術(shù)發(fā)展現(xiàn)狀9-12
• 1.2.1 國外發(fā)展現(xiàn)狀9-11
• 1.2.2 國內(nèi)發(fā)展現(xiàn)狀11-12
• 1.3 主要研究內(nèi)容及論文結(jié)構(gòu)12-14
• 第2章 系統(tǒng)總體方案設(shè)計14-22
• 2.1 技術(shù)指標(biāo)14
• 2.2 需求分析14-16
• 2.3 硬件總體方案設(shè)計16-20
• 2.3.1 頻率源與微波開關(guān)17-18
• 2.3.2 數(shù)字存儲板卡18-19
• 2.3.3 模擬調(diào)制板卡19
• 2.3.4 液晶模塊19-20
• 2.4 軟件總體方案設(shè)計20-21
• 2.4.1 上位機(jī)軟件設(shè)計20-21
• 2.4.2 液晶軟件設(shè)計21
• 2.5 本章小結(jié)21-22
• 第3章 數(shù)字存儲板卡和模擬調(diào)制板卡的研制22-41
• 3.1 數(shù)字存儲板卡設(shè)計22-28
• 3.1.1 數(shù)字存儲板卡硬件設(shè)計22-23
• 3.1.2 數(shù)據(jù)存儲模塊和數(shù)據(jù)緩存模塊設(shè)計23-26
• 3.1.3 數(shù)據(jù)傳輸接口模塊設(shè)計26-27
• 3.1.4 串口通訊模塊設(shè)計27
• 3.1.5 E2PROM電路設(shè)計27
• 3.1.6 控制模塊設(shè)計27-28
• 3.2 模擬調(diào)制板卡設(shè)計28-40
• 3.2.1 模擬調(diào)制板卡硬件設(shè)計28
• 3.2.2 數(shù)模轉(zhuǎn)換單元設(shè)計28-31
• 3.2.3 差分變換單端設(shè)計31-32
• 3.2.4 低通濾波單元設(shè)計32-34
• 3.2.5 基帶信號輸出設(shè)計34-35
• 3.2.6 正交調(diào)制單元設(shè)計35-39
• 3.2.7 時鐘單元設(shè)計39-40
• 3.3 本章小結(jié)40-41
• 第4章FPGA固件邏輯設(shè)計41-49
• 4.1 整體邏輯設(shè)計41-42
• 4.2 數(shù)據(jù)存儲邏輯模塊設(shè)計42-43
• 4.3 數(shù)據(jù)傳輸接口邏輯模塊設(shè)計43-44
• 4.4 數(shù)據(jù)緩存邏輯模塊設(shè)計44-45
• 4.5 數(shù)模轉(zhuǎn)換邏輯模塊設(shè)計45-46
• 4.6 時鐘配置邏輯設(shè)計46-47
• 4.7 本章小結(jié)47-49
• 第5章 雷達(dá)中頻信號模擬器測試49-60
• 5.1 邏輯模塊單元測試49-51
• 5.1.1 數(shù)據(jù)存儲邏輯模塊測試49-50
• 5.1.2 數(shù)據(jù)傳輸接口邏輯模塊測試50-51
• 5.1.3 數(shù)據(jù)緩存模塊邏輯測試51
• 5.1.4 時鐘配置邏輯測試51
• 5.2 模擬調(diào)制電路單元測試51-55
• 5.2.1 低通濾波單元測試52-53
• 5.2.2 正交調(diào)制單元測試53-54
• 5.2.3 放大單元測試54-55
• 5.3 系統(tǒng)測試55-58
• 5.3.1 基帶信號測試56-57
• 5.3.2 中頻信號測試57-58
• 5.4 上位機(jī)軟件設(shè)計界面58-59
• 5.5 本章小結(jié)59-60
• 結(jié)論60-61
• 參考文獻(xiàn)61-66
• 致謝66

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前2條

1 鮑曉宇 ,施克仁 ,洪玉萍 ,張偉;高速數(shù)據(jù)采集系統(tǒng)中高速緩存與海量緩存的實現(xiàn)[J];國外電子元器件;2003年07期

2 朱良;郭巍;禹衛(wèi)東;;合成孔徑雷達(dá)衛(wèi)星發(fā)展歷程及趨勢分析[J];現(xiàn)代雷達(dá);2009年04期

  本文關(guān)鍵詞：某型號雷達(dá)中頻信號模擬器研制，，由筆耕文化傳播整理發(fā)布。

本文編號：298665