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窄帶物聯(lián)網(wǎng)信道接收端檢測(cè)算法的并行化實(shí)現(xiàn)

發(fā)布時(shí)間:2021-01-16 14:36
  針對(duì)窄帶物聯(lián)網(wǎng)物理隨機(jī)接入信道檢測(cè)和到達(dá)時(shí)間估計(jì)算法處理數(shù)據(jù)量大、計(jì)算耗時(shí)的問(wèn)題,通過(guò)分析接收端檢測(cè)算法的可并行性和數(shù)據(jù)相關(guān)性,基于可重構(gòu)陣列處理器提出了一種并行化硬件實(shí)現(xiàn)方案。該算法在高層配置參數(shù)產(chǎn)生的前導(dǎo)符號(hào)和通過(guò)前期信道處理后的接收符號(hào)具有最大相關(guān)性時(shí),將此時(shí)的到達(dá)時(shí)間和殘留子載波偏移作為估計(jì)指標(biāo),通過(guò)流水線的方式使用多個(gè)輕核處理元(Processor Element,PE)實(shí)現(xiàn)并行計(jì)算以提高運(yùn)算效率。實(shí)驗(yàn)結(jié)果表明,使用6個(gè)PE同時(shí)調(diào)度實(shí)現(xiàn)算法的映射,運(yùn)行了35 985個(gè)周期,其性能比單個(gè)PE提升36. 18%。用可重構(gòu)多核陣列處理器實(shí)現(xiàn)該算法的運(yùn)行時(shí)間相較于用Matlab實(shí)現(xiàn)降低了173. 09倍,有效提高了接收端檢測(cè)算法的運(yùn)算效率。 

【文章來(lái)源】:電訊技術(shù). 2020,60(01)北大核心

【文章頁(yè)數(shù)】:5 頁(yè)

【部分圖文】:

窄帶物聯(lián)網(wǎng)信道接收端檢測(cè)算法的并行化實(shí)現(xiàn)


NPRACH隨機(jī)接入信道分配

結(jié)構(gòu)圖,處理器,陣列,結(jié)構(gòu)圖


本文所用的陣列處理器[10]包含有1 024個(gè)輕核處理單元鄰接互聯(lián)的可重構(gòu)陣列處理器。該處理器包含有64個(gè)簇,每個(gè)簇是由16個(gè)PE組成,每個(gè)PE按照取指、譯碼、執(zhí)行、寫回4級(jí)流水線結(jié)構(gòu)進(jìn)行執(zhí)行,PE之間可以通過(guò)共享寄存器和周圍四個(gè)方向的PE進(jìn)行相互訪問(wèn),PE內(nèi)指令存儲(chǔ)的位寬和數(shù)據(jù)存儲(chǔ)的位寬都是16 b,可以存儲(chǔ)512個(gè)數(shù)據(jù),PE采用load/store模式的精簡(jiǎn)指令集計(jì)算機(jī)(Reduced Instruction Set Computer,RISC)結(jié)構(gòu),不僅可以訪問(wèn)自身的寄存器、存儲(chǔ)器,還可以訪問(wèn)同一PEG內(nèi)相鄰PE存儲(chǔ)器中的數(shù)據(jù)?芍貥(gòu)陣列處理器結(jié)構(gòu)如圖2所示?芍貥(gòu)陣列處理器中的每個(gè)PE結(jié)構(gòu)都是相同的,采用相同的配置方式,使用相同的運(yùn)算操作,將可重構(gòu)陣列處理器設(shè)計(jì)成為這種結(jié)構(gòu)可以更容易地對(duì)算法進(jìn)行映射和調(diào)度[11]?芍貥(gòu)陣列處理器的設(shè)計(jì)是數(shù)據(jù)并行計(jì)算的單指令多數(shù)據(jù)流(Singles Instruction Multiple Data,SIMD)和指令并行計(jì)算的多指令多數(shù)據(jù)流(Multiple Instruction Multiple Data,MIMD),用來(lái)解決并行化運(yùn)算的高效性和可編程的靈活性[12]。

算法,方案,處理器,陣列


根據(jù)本文第1節(jié)分析,對(duì)算法的運(yùn)算進(jìn)行重新排序和整合,將不含有串行性的運(yùn)算部分放在不同的PE上同時(shí)運(yùn)行,來(lái)縮短整個(gè)算法運(yùn)行所需的時(shí)間。圖3是在陣列處理器結(jié)構(gòu)上實(shí)現(xiàn)的接收機(jī)算法映射方案。首先將往返延遲D的可能取值除以N(N=8)后的所有值化為弧度,存入可重構(gòu)陣列處理器結(jié)構(gòu)的PE00里的數(shù)據(jù)寄存器里,通過(guò)LD指令讀取。不同PE間的數(shù)據(jù)傳輸通過(guò)STI指令寫入、LDI指令讀出。

【參考文獻(xiàn)】:
期刊論文
[1]陣列處理器中改進(jìn)幾乎空白子幀算法的并行化實(shí)現(xiàn)[J]. 李雪婷,蔣林,張新,崔朋飛,張艷.  電訊技術(shù). 2017(04)
[2]基于SystemC的可重構(gòu)陣列處理器模型[J]. 蔣林,王杏軍,劉鎮(zhèn)弢,宋輝.  西安郵電大學(xué)學(xué)報(bào). 2016(03)
[3]計(jì)算模式的統(tǒng)一研究[J]. 沈緒榜,孫璐.  計(jì)算機(jī)學(xué)報(bào). 2014(07)



本文編號(hào):2981003

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