針對窄帶物聯(lián)網(wǎng)物理隨機接入信道檢測和到達時間估計算法處理數(shù)據(jù)量大、計算耗時的問題,通過分析接收端檢測算法的可并行性和數(shù)據(jù)相關(guān)性,基于可重構(gòu)陣列處理器提出了一種并行化硬件實現(xiàn)方案。該算法在高層配置參數(shù)產(chǎn)生的前導(dǎo)符號和通過前期信道處理后的接收符號具有最大相關(guān)性時,將此時的到達時間和殘留子載波偏移作為估計指標,通過流水線的方式使用多個輕核處理元（Processor Element,PE）實現(xiàn)并行計算以提高運算效率。實驗結(jié)果表明,使用6個PE同時調(diào)度實現(xiàn)算法的映射,運行了35 985個周期,其性能比單個PE提升36. 18%。用可重構(gòu)多核陣列處理器實現(xiàn)該算法的運行時間相較于用Matlab實現(xiàn)降低了173. 09倍,有效提高了接收端檢測算法的運算效率。 

【文章來源】：電訊技術(shù). 2020,60(01)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

NPRACH隨機接入信道分配

本文所用的陣列處理器[10]包含有1 024個輕核處理單元鄰接互聯(lián)的可重構(gòu)陣列處理器。該處理器包含有64個簇，每個簇是由16個PE組成，每個PE按照取指、譯碼、執(zhí)行、寫回4級流水線結(jié)構(gòu)進行執(zhí)行，PE之間可以通過共享寄存器和周圍四個方向的PE進行相互訪問，PE內(nèi)指令存儲的位寬和數(shù)據(jù)存儲的位寬都是16 b，可以存儲512個數(shù)據(jù)，PE采用load/store模式的精簡指令集計算機(Reduced Instruction Set Computer,RISC)結(jié)構(gòu)，不僅可以訪問自身的寄存器、存儲器，還可以訪問同一PEG內(nèi)相鄰PE存儲器中的數(shù)據(jù)�？芍貥�(gòu)陣列處理器結(jié)構(gòu)如圖2所示�？芍貥�(gòu)陣列處理器中的每個PE結(jié)構(gòu)都是相同的，采用相同的配置方式，使用相同的運算操作，將可重構(gòu)陣列處理器設(shè)計成為這種結(jié)構(gòu)可以更容易地對算法進行映射和調(diào)度[11]。可重構(gòu)陣列處理器的設(shè)計是數(shù)據(jù)并行計算的單指令多數(shù)據(jù)流(Singles Instruction Multiple Data,SIMD)和指令并行計算的多指令多數(shù)據(jù)流(Multiple Instruction Multiple Data,MIMD)，用來解決并行化運算的高效性和可編程的靈活性[12]。

根據(jù)本文第1節(jié)分析，對算法的運算進行重新排序和整合，將不含有串行性的運算部分放在不同的PE上同時運行，來縮短整個算法運行所需的時間。圖3是在陣列處理器結(jié)構(gòu)上實現(xiàn)的接收機算法映射方案。首先將往返延遲D的可能取值除以N(N=8)后的所有值化為弧度，存入可重構(gòu)陣列處理器結(jié)構(gòu)的PE00里的數(shù)據(jù)寄存器里，通過LD指令讀取。不同PE間的數(shù)據(jù)傳輸通過STI指令寫入、LDI指令讀出。

【參考文獻】：
期刊論文
[1]陣列處理器中改進幾乎空白子幀算法的并行化實現(xiàn)[J]. 李雪婷,蔣林,張新,崔朋飛,張艷.  電訊技術(shù). 2017(04)
[2]基于SystemC的可重構(gòu)陣列處理器模型[J]. 蔣林,王杏軍,劉鎮(zhèn)弢,宋輝.  西安郵電大學(xué)學(xué)報. 2016(03)
[3]計算模式的統(tǒng)一研究[J]. 沈緒榜,孫璐.  計算機學(xué)報. 2014(07)



本文編號：2981003