本文關(guān)鍵詞：高清IPCamera監(jiān)控系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著網(wǎng)絡(luò)傳輸技術(shù)的飛速發(fā)展,網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)也逐漸發(fā)展起來(lái)。本課題主要研究了基于FPGA的高清網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)的實(shí)現(xiàn)。目的在于用FPGA實(shí)現(xiàn)了前端視頻圖像采集和后端視頻圖像壓縮編碼。前端視頻圖像采集系統(tǒng)用CCD作為圖像傳感器,用FPGA進(jìn)行控制,用VHDL語(yǔ)言編寫視頻圖像預(yù)處理模塊,經(jīng)過(guò)預(yù)處理的視頻圖像在FPGA上進(jìn)行壓縮編碼。本文首先介紹了前端視頻圖像采集系統(tǒng)的設(shè)計(jì),包括信號(hào)處理板的繪制、四路數(shù)字信號(hào)拼接、DDR3仲裁控制器、顏色變換模塊和圖像翻轉(zhuǎn)模塊的設(shè)計(jì)。DDR3仲裁控制器的設(shè)計(jì)和四路數(shù)字信號(hào)拼接是本文研究的重點(diǎn)。其中DDR3仲裁控制器部分也是本文最具創(chuàng)新性和突破性的內(nèi)容。本文接著介紹了后端視頻壓縮編碼系統(tǒng)的設(shè)計(jì),該部分首先介紹了視頻圖像壓縮的意義和原理,然后介紹了JPEG靜態(tài)圖像壓縮編碼的FPGA實(shí)現(xiàn)。設(shè)計(jì)中首先采用陳氏算法將圖片進(jìn)行二維DCT變換,然后進(jìn)行量化、AC系數(shù)和DC系數(shù)分離、Zigzag排列、熵編碼等操作,最終得到的結(jié)果進(jìn)行碼流組裝得到JPEG標(biāo)準(zhǔn)格式,通過(guò)RS232串口傳輸給PC,在PC上用TTHexedit軟件將接受到的數(shù)據(jù)轉(zhuǎn)化為.*jpg文件后用第三方軟件打開(kāi)。最終測(cè)試表明,本課題達(dá)到了預(yù)定的目標(biāo),實(shí)現(xiàn)了前端視頻圖像采集和后端單幀視頻的壓縮編碼。
【關(guān)鍵詞】：FPGA JPEG 圖像壓縮 DDR3
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN948.6
【目錄】：

• 摘要3-4
• Abstract4-7
• 1 緒論7-11
• 1.1 視頻監(jiān)控系統(tǒng)發(fā)展歷程7-8
• 1.2 高清IPCamera發(fā)展現(xiàn)狀以及研究意義8-10
• 1.3 本文主要研究?jī)?nèi)容及章節(jié)安排10-11
• 2 高清IPCamera整體系統(tǒng)設(shè)計(jì)方案11-12
• 3 前端視頻圖像采集系統(tǒng)設(shè)計(jì)12-30
• 3.1 視頻圖像采集系統(tǒng)整體設(shè)計(jì)12-13
• 3.2 信號(hào)處理板中DDR3模塊硬件設(shè)計(jì)13-15
• 3.3 DDR3仲裁控制器設(shè)計(jì)15-23
• 3.3.1 DDR3仲裁控制器系統(tǒng)框架設(shè)計(jì)16-18
• 3.3.2 DDR3讀寫控制模塊設(shè)計(jì)18-21
• 3.3.3 DDR3仲裁模塊設(shè)計(jì)21-22
• 3.3.4 IP核控制器調(diào)試22
• 3.3.5 DDR3格式轉(zhuǎn)換模塊22-23
• 3.4 四路數(shù)字信號(hào)拼接23-27
• 3.5 顏色變換模塊、圖像翻轉(zhuǎn)模塊設(shè)計(jì)27-28
• 3.5.1 圖像翻轉(zhuǎn)模塊設(shè)計(jì)簡(jiǎn)介27
• 3.5.2 顏色變換模塊設(shè)計(jì)簡(jiǎn)介27-28
• 3.6 前端視頻圖像采集系統(tǒng)顯示效果驗(yàn)證28
• 3.7 本章小結(jié)28-30
• 4 視頻圖像壓縮編碼原理30-39
• 4.1 視頻圖像壓縮意義30
• 4.2 視頻圖像壓縮可行性分析30-31
• 4.3 靜態(tài)圖像壓縮編碼技術(shù)31-36
• 4.3.1 DCT變換基本原理32-34
• 4.3.2 量化基本原理34-35
• 4.3.3 直流差分編碼和行程編碼原理35
• 4.3.4 Zigzag掃描原理35-36
• 4.3.5 哈夫曼編碼36
• 4.4 動(dòng)態(tài)視頻壓縮技術(shù)36-38
• 4.5 本章小結(jié)38-39
• 5 基于FPGA視頻圖像壓縮系統(tǒng)設(shè)計(jì)39-65
• 5.1 選用FPGA實(shí)現(xiàn)MJPEG視頻圖像壓縮的可行性分析39-40
• 5.2 二維DCT變換模塊設(shè)計(jì)與實(shí)現(xiàn)40-48
• 5.2.1 8點(diǎn)一維DCT變換模塊設(shè)計(jì)與實(shí)現(xiàn)41-44
• 5.2.2 一維DCT變換模塊硬件調(diào)試44-45
• 5.2.3 矩陣轉(zhuǎn)置模塊設(shè)計(jì)45-46
• 5.2.4 矩陣轉(zhuǎn)置模塊與二維DCT變換硬件測(cè)試46-48
• 5.3 量化模塊設(shè)計(jì)與實(shí)現(xiàn)48-49
• 5.4 Zigzag掃描模塊設(shè)計(jì)與實(shí)現(xiàn)49-53
• 5.4.1 量化模塊與Zigzag排列模塊硬件測(cè)試51-53
• 5.5 熵編碼模塊設(shè)計(jì)53-58
• 5.5.1 直流差分編碼設(shè)計(jì)與實(shí)現(xiàn)53
• 5.5.2 行程編碼設(shè)計(jì)與實(shí)現(xiàn)53-55
• 5.5.3 哈夫曼編碼設(shè)計(jì)與實(shí)現(xiàn)55-58
• 5.5.4 哈夫曼編碼模塊硬件測(cè)試58
• 5.6 串行Flash讀寫操作58-59
• 5.7 JPEG標(biāo)準(zhǔn)格式設(shè)計(jì)與實(shí)現(xiàn)59-62
• 5.8 RS232串口調(diào)試62-64
• 5.9 本章小結(jié)64-65
• 6 總結(jié)與未來(lái)展望65-66
• 6.1 論文總結(jié)65
• 6.2 未來(lái)工作展望65-66
• 致謝66-67
• 參考文獻(xiàn)67-70
• 附錄70

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前2條

1 向厚振;張志杰;王鵬;;基于FPGA視頻和圖像處理系統(tǒng)的FIFO緩存技術(shù)[J];電視技術(shù);2012年09期

2 卞紅雨;祝海鳳;王廣新;;JPEG標(biāo)準(zhǔn)中熵編碼模塊的硬件實(shí)現(xiàn)[J];應(yīng)用科技;2009年06期

  本文關(guān)鍵詞：高清IPCamera監(jiān)控系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：293086