發(fā)布時(shí)間：2020-12-14 05:20

　　功率放大器處于調(diào)頻廣播發(fā)射機(jī)系統(tǒng)的末端,是整個(gè)發(fā)射機(jī)系統(tǒng)的重要組成設(shè)備,其工作是否穩(wěn)定可靠直接關(guān)系到廣播節(jié)目的播出效果,在系統(tǒng)中占據(jù)至關(guān)重要的地位。但是功放屬于大功率裝置,往往存在一些固有屬性,好比運(yùn)行時(shí)溫度高、電流大、對(duì)負(fù)載及其敏感,其工作是否安全穩(wěn)定不僅容易受到頻率、溫度等內(nèi)部因素干擾,前后相連設(shè)備的細(xì)微異動(dòng)都會(huì)增加破壞功放的可能性。所以,需要對(duì)發(fā)射機(jī)電源及功放單元的各種模擬參數(shù)及開(kāi)關(guān)量進(jìn)行不斷的采集,實(shí)時(shí)地對(duì)系統(tǒng)進(jìn)行故障檢測(cè)與處理,從而確保其工作的穩(wěn)定性。本文對(duì)發(fā)射機(jī)功放控制系統(tǒng)的發(fā)展背景及國(guó)內(nèi)外研究現(xiàn)狀進(jìn)行了分析,結(jié)合功放分機(jī)工作流程,設(shè)計(jì)了符合技術(shù)指標(biāo)要求的控制系統(tǒng)。在完成需求分析的基礎(chǔ)上,制定了硬件結(jié)構(gòu)設(shè)計(jì)方案。整個(gè)系統(tǒng)以ARM主控制模塊為核心,FPGA數(shù)據(jù)采集模塊與其他模塊協(xié)同合作,分工承擔(dān)系統(tǒng)任務(wù)。主控制單元采用了STM32F103ZG微處理器作為內(nèi)核,完成了串口通信、界面顯示、人機(jī)交互、故障檢測(cè)程序以及開(kāi)、關(guān)電程序等主要軟件程序模塊的設(shè)計(jì)。使用Spartan-6系列的FPGA實(shí)現(xiàn)了對(duì)多路模擬量和開(kāi)關(guān)量的采集,給出了詳細(xì)控制流程的實(shí)現(xiàn)過(guò)程。最后,根據(jù)系統(tǒng)相關(guān)測(cè)試條件及標(biāo)... 

【文章來(lái)源】：成都理工大學(xué)四川省

【文章頁(yè)數(shù)】：82 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

AD7266內(nèi)部電路框圖

夠建立正確的連接。換模塊硬件實(shí)現(xiàn)調(diào)理電路設(shè)計(jì)應(yīng)用中，我們不能保證輸入信號(hào)一定在能被采集的范圍系統(tǒng)采集不到數(shù)據(jù)。因此，需要在進(jìn)行數(shù)據(jù)采集之前，理，顧名思義就是對(duì)輸入信號(hào)進(jìn)行一定的調(diào)整，以達(dá)準(zhǔn)，并且這種信號(hào)處理有助于減少無(wú)用信號(hào)對(duì)主信號(hào)的到被測(cè)數(shù)據(jù)信號(hào)過(guò)弱，難以成功被 AD 芯片識(shí)別并轉(zhuǎn)換放電路對(duì)信號(hào)進(jìn)行放大，以保證后端電路的正常工作。 是一種典型的運(yùn)算放大器，除了能夠消除 ADC 施加色的失真特性和極低的輸入噪聲。本系統(tǒng)信號(hào)調(diào)理電路

21 RANGE 模擬輸入范圍選擇22 SGL/DIFF 單端輸入或差分輸入選擇23-25 A0～A2 采樣信號(hào)輸入通道選擇26 CS 片選信號(hào)27 SCLK 串行時(shí)鐘輸入28 DOUTA AD 轉(zhuǎn)換器 A 的數(shù)據(jù)輸出30 DOUTB AD 轉(zhuǎn)換器 B 的數(shù)據(jù)輸出31 VDRIVE 邏輯電平電源管腳5、6、19 AGND 模擬地1、29 DGND 數(shù)字地本控制系統(tǒng)中，共使用 4 塊 FPGA 芯片，每一塊 FPGA 需要采集 6 片 AD7266輸出的數(shù)字信號(hào)，AD 轉(zhuǎn)換電路共實(shí)現(xiàn) 72 路單端或 36 路差分輸入，并且能夠完成高達(dá) 12 路信號(hào)的同步采樣（張兆祥，2017），充分保證了數(shù)據(jù)采集的準(zhǔn)確性。AD7266 外圍邏輯及接口控制主要由 FPGA 構(gòu)成，AD 輸出的串行數(shù)據(jù)在時(shí)序控制下轉(zhuǎn)變?yōu)椴⑿泻笏腿刖彺嫫鳌D 轉(zhuǎn)換電路接口電路如圖 3-3 所示。


本文編號(hào)：2915892