在數(shù)字通信系統(tǒng)中,特別是面向IEEE 802.11ac標準的無線通信系統(tǒng)中,刪余卷積碼與對應的維特比譯碼算法作為一種必選的提高信息傳輸可靠性的技術,具有重要的研究價值。隨著人們對數(shù)據(jù)傳輸速率要求的不斷提升,硬件設備的復雜度也在不斷提高,而譯碼復雜度、硬件系統(tǒng)功耗與資源消耗問題制約了刪余卷積碼的維特比譯碼器在數(shù)字通信中的進一步發(fā)展與應用。本文基于IEEE 802.11ac標準,以降低算法計算復雜度、減小硬件設計的系統(tǒng)功耗和硬件資源消耗為目標,對信道編譯碼算法(包括二進制卷積編譯碼、交織與擾碼算法)進行設計并改進;在完成算法設計的基礎上對信道編碼各模塊進行硬件設計,本文針對傳統(tǒng)設計方法的高功耗和高硬件消耗問題提出優(yōu)化方案。本文的主要研究成果如下:1.針對刪余卷積碼的維特比譯碼算法在高碼率下計算復雜度高的問題,提出改進的維特比譯碼算法。為了解決刪余卷積碼在碼率高于1/2的情況下,譯碼的計算復雜度較高,且隨著碼率的增大,譯碼復雜度也不斷提高的問題,本文在傳統(tǒng)的維特比譯碼算法中引入調整因子,可實現(xiàn)當碼率大于1/2時有效減少計算分支度量值的步驟,并且隨著碼率增大,改進算法對譯碼復雜度的優(yōu)化更加明顯,通過正交頻分復用系統(tǒng)環(huán)路的搭建,可評估系統(tǒng)的誤碼率性能;2.針對刪余卷積碼的譯碼硬件設計復雜度隨碼率增高而提高的問題,提出在硬件設計過程中,增設存儲刪余位置指示信息的寄存器。該寄存器用來指示譯碼的輸入數(shù)據(jù)是否為補零后的數(shù)據(jù)。在計算分支度量值時,該寄存器中的數(shù)據(jù)與度量值計算結果進行相與,得到加比選模塊的輸入度量值,可有效減少刪余卷積碼的維特比譯碼器在計算分支度量值時的計算步驟。本文搭建FPGA驗證平臺,并運用QuartusⅡ軟件和SignalTapⅡ在線邏輯分析儀可驗證硬件設計結果;3.針對刪余卷積碼的維特比譯碼器效率低和系統(tǒng)延時較大的問題,提出在譯碼器內部對加比選模塊的設計采用4個加比選子模塊并行同步運算的基4方法,可有效提高系統(tǒng)譯碼效率,并降低譯碼延時;4.針對信道編碼的硬件設計在硬件資源消耗、系統(tǒng)功耗和編譯碼性能三者之間不平衡問題,本文提出串并結合的硬件設計方法。信道編碼發(fā)送端采用全并行和組合邏輯進行硬件設計,可大幅降低系統(tǒng)功耗;信道編碼接收端采用串并結合的處理方法,通過250KHz和20MHz雙時鐘折中處理硬件資源消耗與系統(tǒng)功耗問題。接收端的解交織模塊、補零模塊和反擾碼模塊采用并行的處理方法,對于譯碼模塊則增設一個輸入輸出串并轉換接口。在調制編碼機制取值小于2時,譯碼輸入數(shù)據(jù)通過并轉串,進行串行譯碼;在調制編碼機制取值大于或等于2時,譯碼輸入數(shù)據(jù)采用多路譯碼模塊同步并行譯碼方法,在有效降低系統(tǒng)功耗的同時減少硬件資源。本文設計的電路采用Magnachip的0.18μm CMOS工藝完成版圖設計,可進行投片驗證。
【學位單位】：西安電子科技大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN914.3
【部分圖文】：

xxxxxxx擾碼輸出圖 3.8 同步擾碼器結構圖同步擾碼與自同步擾碼對系統(tǒng)性能的影響，本節(jié)將擾碼算法置仿真環(huán)路設置如下：入信號→卷積編碼→交織→QPSK 調制→AWGN 信道→QPSK譯碼→輸出信號入信號→自同步擾碼→卷積編碼→交織→QPSK 調制→調→解交織→維特比譯碼→自同步解擾碼→輸出信號入信號→同步擾碼→卷積編碼→交織→QPSK 調制→AWGN 織→維特比譯碼→同步解擾碼→輸出信號atlab 軟件在相同的信噪比環(huán)境中進行仿真，得到同步擾碼與，如圖 3.9 所示。

圖 3.11 傳統(tǒng)算法與改進算法譯碼性能仿真結果對比圖3.11 中，橫坐標為輸入誤碼率，縱坐標為輸出誤碼率，在碼率為是在不刪余或是為了提高碼率進行刪余的情況下，本文改進的的維特比譯碼算法。當仿真的數(shù)據(jù)包的數(shù)量提高或者數(shù)據(jù)包長想情況，則本文算法將與傳統(tǒng)算法的性能趨于一致。但是本文有效減少高碼率下的分支度量值的計算步驟，因此更加適用于編譯碼處理。碼率對譯碼性能的影響用的編碼器為1/2碼率，為了得到更高的碼率，本文根據(jù)不同的后的序列通過一定的刪余模式，得到刪余后的序列。為了評估不同碼率的情況，選取碼率分別為 1/2、2/3、3/4 和 5/6，譯碼數(shù)據(jù)包個數(shù) NP為 10，數(shù)據(jù)長度 Nl為 1000，譯碼深度 d 為 45果圖如圖 3.12 所示。

西安電子科技大學碩士學位論文 1/2 時，且當輸入誤碼率低于 10%時，編碼對輸出誤碼的改善于 5%時，編碼能夠將輸入誤碼基本糾正；在編碼碼率為 2/3于 5%時，編碼對輸出誤碼的改善明顯，當輸入誤碼率低于 誤碼基本糾正；在編碼碼率為 3/4 時，且當輸入誤碼率低于 2的改善明顯，當輸入誤碼率低于 1%時，編碼能夠將輸入誤碼為 5/6 時，且當輸入誤碼率低于 0.6%時，編碼對輸出誤碼的改低于 0.2%時，編碼能夠將輸入誤碼基本糾正。綜上所述，本率下，均體現(xiàn)出良好的編碼增益，說明改進算法適用于不同碼碼。
【參考文獻】

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本文編號：2891760