隨著無(wú)線通信技術(shù)的不斷發(fā)展,人們對(duì)信息傳輸?shù)臅r(shí)效性和通信設(shè)備的便攜性提出了更高的要求。現(xiàn)有的無(wú)線通信設(shè)備對(duì)傳輸信道敏感且傳輸距離有限,因此,研究性能突出且功耗低、體積小的無(wú)線收發(fā)系統(tǒng)成為現(xiàn)階段的重點(diǎn)業(yè)務(wù)。軟件無(wú)線電技術(shù)因其高度的靈活性和開(kāi)放性,彌補(bǔ)了傳統(tǒng)通信系統(tǒng)在集成度、性能和可重復(fù)編程上的不足,為無(wú)線通信技術(shù)的發(fā)展提供了新思路。隨著大規(guī)模集成電路的發(fā)展,現(xiàn)場(chǎng)可編程門陣列(FPGA)搭配射頻收發(fā)器的設(shè)計(jì)為無(wú)線通信系統(tǒng)提供了一個(gè)靈活便捷的解決方案。作為ADI公司推出的一系列高性能射頻收發(fā)器,AD936X不僅能夠?qū)崿F(xiàn)射頻信號(hào)的高速收發(fā),還大大縮小了射頻收發(fā)組件的體積。因此設(shè)計(jì)一套基于AD936X的無(wú)線收發(fā)機(jī)對(duì)實(shí)現(xiàn)具備高集成度、高性能、軟件可配置等特性的無(wú)線通信系統(tǒng)具有非常重要的推動(dòng)作用。本文研究的內(nèi)容是基于AD936X的無(wú)線收發(fā)機(jī)設(shè)計(jì)與實(shí)現(xiàn)。論文首先從理論上研究了無(wú)線收發(fā)機(jī)的結(jié)構(gòu),對(duì)數(shù)字基帶部分的設(shè)計(jì)原理進(jìn)行詳細(xì)的分析和推導(dǎo),包括QPSK的調(diào)制解調(diào)、直接序列擴(kuò)頻和解擴(kuò)、多天線分集接收等,并進(jìn)一步闡述了載波同步和偽碼同步的基本原理。其次,對(duì)收發(fā)機(jī)的基帶部分做了整體設(shè)計(jì),在數(shù)據(jù)發(fā)送模塊,原始數(shù)據(jù)經(jīng)過(guò)擴(kuò)頻處理后,極大地提高了傳輸過(guò)程中的抗干擾能力。此外論文還介紹了產(chǎn)生偽隨機(jī)序列的設(shè)計(jì)思路,并分析了兩種PN碼發(fā)生器的設(shè)計(jì)方法及適用范圍。為降低擴(kuò)頻后數(shù)據(jù)信息之間的碼間干擾,提高傳輸?shù)男旁氡?還需設(shè)計(jì)合適的成型濾波器來(lái)濾除高頻分量和噪聲。在數(shù)據(jù)接收端,通過(guò)對(duì)載波同步的鎖相環(huán)路分析,采用了一種零中頻的鎖頻鎖相環(huán)路,它能夠很好地解決鎖相環(huán)路收斂速度與鎖定后環(huán)路相位跟蹤精度之間的矛盾。偽碼同步則是利用偽碼序列的自相關(guān)特性,實(shí)現(xiàn)偽碼的捕獲和跟蹤過(guò)程。在完成數(shù)字基帶部分的設(shè)計(jì)后,論文對(duì)射頻收發(fā)器AD936X進(jìn)行配置,其過(guò)程主要分為三個(gè)階段:第一,設(shè)計(jì)AD936X配置參數(shù),生成配置文件;第二,通過(guò)SPI完成FPGA與AD936X之間控制數(shù)據(jù)的交互;第三,通過(guò)并行數(shù)據(jù)端口完成FPGA與AD936X之間的信息數(shù)據(jù)傳輸。最后,搭建硬件平臺(tái)并建立一個(gè)單天線發(fā)送四天線接收的無(wú)線收發(fā)機(jī),繼而驗(yàn)證系統(tǒng)的正確性并比較在四天線接收與單天線接收時(shí)的傳輸誤碼率。通過(guò)比較表明,隨著發(fā)送端功率衰減值的增加,接收信號(hào)的信噪比逐漸減小,采用了最大比合并的接收信號(hào)比單天線接收信號(hào)在誤碼率上的優(yōu)勢(shì)逐漸明顯。綜上,對(duì)基于AD936X的無(wú)線收發(fā)機(jī)原理進(jìn)行分析,并在Vivado軟件上對(duì)方案進(jìn)行設(shè)計(jì)與仿真,再進(jìn)行硬件調(diào)試并測(cè)試傳輸性能,結(jié)果表明無(wú)線收發(fā)機(jī)可以達(dá)到預(yù)期要求,實(shí)現(xiàn)高速率數(shù)據(jù)傳輸,這對(duì)今后無(wú)線收發(fā)機(jī)的進(jìn)一步研究有重要的意義。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN92
【部分圖文】：

32的頻譜帶寬限制在 10.125MHz。圖3.2 成型濾波后 I、Q 兩條支信號(hào)的時(shí)域波形圖圖3.3 成型濾波前后的信號(hào)頻譜圖3.1.2 偽碼發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)在本系統(tǒng)中，需要對(duì) I、Q 兩路數(shù)據(jù)分別進(jìn)行擴(kuò)頻處理，I、Q 兩路數(shù)據(jù)的速率為1Mbps，系統(tǒng)的采樣率為 4 倍采樣，偽碼序列的周期為 15。因此，在對(duì) I、Q 兩路數(shù)據(jù)擴(kuò)頻后，擴(kuò)頻數(shù)據(jù)速率為 15 Mbps。其中，m 序列發(fā)生器由 4 級(jí)線性移位寄存器構(gòu)成

的頻譜帶寬限制在 10.125MHz。圖3.2 成型濾波后 I、Q 兩條支信號(hào)的時(shí)域波形圖圖3.3 成型濾波前后的信號(hào)頻譜圖3.1.2 偽碼發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)在本系統(tǒng)中，需要對(duì) I、Q 兩路數(shù)據(jù)分別進(jìn)行擴(kuò)頻處理，I、Q 兩路數(shù)據(jù)的速率為1Mbps，系統(tǒng)的采樣率為 4 倍采樣，偽碼序列的周期為 15。因此，在對(duì) I、Q 兩路數(shù)據(jù)擴(kuò)頻后，擴(kuò)頻數(shù)據(jù)速率為 15 Mbps。其中，m 序列發(fā)生器由 4 級(jí)線性移位寄存器構(gòu)成

元為周期的重復(fù)序列，當(dāng)原始數(shù)據(jù)為“1”時(shí)，擴(kuò)頻后的數(shù)據(jù)正好完全對(duì)應(yīng)一個(gè)周期的 PN 碼，當(dāng)原始數(shù)據(jù)為“-1”時(shí)，擴(kuò)頻后的數(shù)據(jù)正好與一個(gè)周期的 PN 碼完全相反。圖3.5 原始數(shù)據(jù)與偽碼擴(kuò)頻的時(shí)域波形圖擴(kuò)頻調(diào)制過(guò)程就是將原始數(shù)據(jù)與 PN 碼異或，一個(gè)數(shù)據(jù)碼元寬度和一個(gè)完整 PN碼的周期相同，因此原始數(shù)據(jù)經(jīng)擴(kuò)頻處理后，碼率大大增加。在設(shè)計(jì)偽碼模塊過(guò)程中，除了按照?qǐng)D 3.2 的結(jié)構(gòu)進(jìn)行邏輯設(shè)計(jì)，還有另外一種 PN碼產(chǎn)生的方法，即利用 MATLAB 軟件設(shè)計(jì)產(chǎn)生一個(gè)完整周期的 PN 碼，將一個(gè)周期的 PN 碼數(shù)據(jù)導(dǎo)出并存儲(chǔ)在 FPGA 中的存儲(chǔ)器 IP 核中，在相應(yīng)的時(shí)鐘的驅(qū)動(dòng)下依次循環(huán)讀出。由于系統(tǒng)采用 4 倍過(guò)采樣
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本文編號(hào)：2862440