現(xiàn)代社會(huì)的發(fā)展速度快,科技的發(fā)展更是日新月異,科技的發(fā)展必然伴隨信息的交換,信息的交換需要通信技術(shù)的支持,因此通信技術(shù)快速發(fā)展,支撐其他產(chǎn)業(yè)的發(fā)展。通信信號(hào)的調(diào)制識(shí)別已經(jīng)取得了很多的成果,但是大多數(shù)的方法只能針對(duì)特定的調(diào)制方式進(jìn)行檢測(cè),具有很大的局限性。同時(shí),大多數(shù)的通信信號(hào)調(diào)制方式識(shí)別的特征提取使用的是傳統(tǒng)的模式識(shí)別方法,需要人工進(jìn)行通信信號(hào)的特征的提取,這需要消耗很大的工作量。本文從基于決策論的特征提取調(diào)制識(shí)別算法和深度學(xué)習(xí)網(wǎng)絡(luò)著手,研究通信信號(hào)調(diào)制識(shí)別算法的機(jī)理和實(shí)現(xiàn)方法,以及FPGA平臺(tái)結(jié)構(gòu)下的算法實(shí)現(xiàn)。本文首先對(duì)有涉及到的15種通信信號(hào)調(diào)制方式進(jìn)行了分析說(shuō)明,15種通信信號(hào)分別為ASK信號(hào),PSK信號(hào),FSK信號(hào),OFDM信號(hào),QAM信號(hào)和MSK信號(hào),分析了這15種通信信號(hào)的調(diào)制特征。之后,通過(guò)對(duì)基于決策論的特征提取調(diào)制識(shí)別算法和深度學(xué)習(xí)卷積神經(jīng)網(wǎng)絡(luò)的研究,成功在較高信噪比下使用基于決策論的特征提取算法對(duì)通信信號(hào)進(jìn)行了調(diào)制方式識(shí)別,實(shí)驗(yàn)表明此算法在信噪比比較高的環(huán)境下取得了很好的成果,但是在信噪比較低的環(huán)境下,基于決策論的特征提取調(diào)制識(shí)別算法的性能急劇下降。因此,本文提出了兩種不同應(yīng)用場(chǎng)景下的卷積神經(jīng)網(wǎng)絡(luò)結(jié)構(gòu)。實(shí)驗(yàn)結(jié)果表明,網(wǎng)絡(luò)層數(shù)更深的結(jié)構(gòu)對(duì)信噪比的敏感性較低,但是計(jì)算量較大,網(wǎng)絡(luò)層數(shù)相對(duì)較少的結(jié)構(gòu)計(jì)算量較小,并且能在信噪比大于5d B時(shí)對(duì)信號(hào)進(jìn)行高精度識(shí)別。并與其它同類(lèi)信道的算法進(jìn)行了對(duì)比,其它算法在信道影響低于本算法的情況下,識(shí)別率均低于本文算法。最后,用Open CL平臺(tái)對(duì)九層卷積神經(jīng)網(wǎng)絡(luò)進(jìn)行實(shí)現(xiàn),對(duì)Open CL的卷積池化模塊,全局平均池化模塊,全連接模塊的Open CL內(nèi)核結(jié)構(gòu)進(jìn)行設(shè)計(jì),將算法結(jié)構(gòu)并行化,加快算法運(yùn)行速度,對(duì)比FPGA算法移植結(jié)果與Python程序算法仿真結(jié)果進(jìn)行,兩種體系結(jié)構(gòu)下算法實(shí)現(xiàn)結(jié)果誤差為0,量化誤差不足以影響分類(lèi)結(jié)果。算法實(shí)現(xiàn)結(jié)果在FPGA量化誤差內(nèi),實(shí)現(xiàn)零誤差FPGA算法移植。
【學(xué)位單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類(lèi)】：TN911.3
【部分圖文】：

哈爾濱工業(yè)大學(xué)工程碩士學(xué)位論文 FPGA 的 OpenCL 開(kāi)發(fā)環(huán)境E5_NetFPGA 是 Altera DE5 板上 Net_FPGA[47]平臺(tái)的開(kāi)源 端口NetFPGA 為網(wǎng)絡(luò)研究人員提供了一個(gè)強(qiáng)大的開(kāi)放式平臺(tái)來(lái)構(gòu)建復(fù)雜用。它包括兩個(gè)主要項(xiàng)目：高速網(wǎng)絡(luò)數(shù)據(jù)包生成器和高速網(wǎng)絡(luò)參考兩者都具有以下特點(diǎn)：（1）Stratix V GX FPGA，具有 622000 個(gè)邏高達(dá) 8GB DDR3 SO-DIMM SDRAM（2）快速主機(jī)到 FPGA 數(shù)據(jù)傳I Express 接口（3）10G Base-R 高速以太網(wǎng)接口。DE5-Net 專(zhuān)為要求高端應(yīng)用而設(shè)計(jì)，采用頂級(jí)的 Altera Stratix V GX，為業(yè)界提供最級(jí)集成和靈活性。因此本文 FPGA 的 OpenCL 開(kāi)發(fā)環(huán)境選擇在 De5。實(shí)物圖如圖 4-7 所示。

卷積池化模塊1的資源占用

圖 4-9 卷積池化模塊 2 的資源占用圖 4-10 卷積池化模塊 3 的資源占用由于本次采用的卷積網(wǎng)絡(luò)的卷積層選擇的是“padding=same”計(jì)算，即輸入數(shù)據(jù)的結(jié)構(gòu)和輸出數(shù)據(jù)的結(jié)構(gòu)保持不變，而本次采用的卷積核的卷積核尺寸為 1*4 的卷積核，所以輸入數(shù)據(jù)和輸出數(shù)據(jù)的前后部分都需要補(bǔ)零，以保證輸出數(shù)據(jù)的結(jié)構(gòu)保持不變，從圖 4-8、4-9、4-10 中可以看到第一個(gè)卷積核占用的資源較大，是因?yàn)檩斎霐?shù)據(jù)初始結(jié)構(gòu)，在前后端需要計(jì)算保證補(bǔ)零數(shù)據(jù)相同，所以在資源占比方面比其他內(nèi)核的資源占比大，而且，將卷積池化兩方面組合起來(lái)的計(jì)算式較為復(fù)雜，因而增加了 8%的資源占用，這個(gè) 8%
【參考文獻(xiàn)】

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本文編號(hào)：2858636