【摘要】：鎖相環(huán)(Phase Locked Loop,PLL)在模擬與數(shù)字通信系統(tǒng)中已成為不可缺少的基本電路,廣泛應用在高速通信系統(tǒng)和系統(tǒng)芯片(System on Chip,SoC)等領域,由此,PLL的測試變得尤為重要。依靠測試儀器的傳統(tǒng)PLL測試方案測試成本高、測量精度低,無法滿足大規(guī)模測試需求�；趦冉ㄗ詼y試(Built-in Self-test,BIST)的PLL測量技術應運而生,能夠很好的解決這些問題。而抖動是片上時鐘最重要的時鐘參數(shù),在各種時鐘特性中,對抖動的測量是用來評估時鐘特性中最有效的一種,高精度抖動測量電路成為目前PLL測試領域的研究熱點。本文在綜述了PLL、抖動和高精度抖動測量電路三個部分的基礎上,針對目前欠采樣電路存在的抖動提取方式精度低和測量誤差大等缺陷,設計了一款基于邊沿對齊的抖動提取技術,以跳變過渡區(qū)的邊沿位代替實際邊沿位,實現(xiàn)高精度抖動測量的目的。同時針對傳統(tǒng)抖動測量方案測量成分單一的問題,將邊沿對齊的思想運用到周期抖動和長周期抖動的測量中,提出了一款高精度抖動測量電路。該電路在周期抖動測量模式下,將采樣輸出信號中的不穩(wěn)定跳變過渡區(qū)按照其邊沿位對齊,得到被測信號的周期抖動的抖動值;在長周期抖動測量模式下,采用插值采樣器,增加采樣點提高采樣率,同時測量計數(shù)器提供一個固定周期,將采樣輸出信號中的跳變過渡區(qū)邊沿和固定周期信號邊沿對齊并分析處理,得到被測信號長周期抖動的抖動值。兩種測量模式復用采樣和統(tǒng)計處理等部分電路,在沒有過多硬件開銷的前提下,能夠實現(xiàn)多種抖動類型的測量。針對本文提出的高精度抖動測量電路,通過標準數(shù)字設計流程,使用SMIC 40nm LL工藝庫,實現(xiàn)測量電路的前后端設計。前仿真驗證了電路功能的正確性,后仿真分析了測量分辨率、待測時鐘頻率和抖動值對測量精度的影響。仿真結果表明:針對多組測試數(shù)據,周期抖動測量平均誤差是2.81%,長周期抖動測量的平均誤差是3.67%。面積為2448um~2,功耗為0.37mW,滿足設計需求。
【學位授予單位】：南京郵電大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN911.8
【圖文】：

碩士研究生學位論文 第四章 高精度鎖相環(huán)抖動測量高良品率等布線的優(yōu)化工作則是衡量布線質量的重：形式驗證用來驗證在電路實現(xiàn)過程中，設計邏輯和使用 Synopsys 公司的 Formality 工具驗證，對綜合后級網表進行驗證，仿真結果顯示電路邏輯均等價。系列后端流程，包括時序分析、物理實現(xiàn)和物理驗積為 50.21x49.48μm2，功耗 0.37mW。由于電路本身 分析如下：建立時間裕量 53.49ps（最差工作條件下下），因此電路的時序能夠滿足要求。

（b）放大后跳變過渡區(qū)圖 4.3 采樣電路仿真波形提取電路仿真波形如圖 4.4 所示。從中可以清晰的看出抖動提取控制器對不穩(wěn)定跳變位的邊沿位選取處理，同時可以看出控制器對溢出位的處理。穩(wěn)定 0 狀態(tài)既是初始狀態(tài)，也是等待狀態(tài)。當采樣輸出信號 Q 出現(xiàn)第一個 0-1 跳變時，計數(shù)器 B 和計數(shù)器 A 結束復位，相繼開始計數(shù)。跳變區(qū)邊沿位信號 CDF_en 在第一個 0-1 跳變處拉高。當計數(shù)器 B 和計數(shù)器 A 的計數(shù)值均滿 64 時，結束計數(shù)，電路進入從穩(wěn)定 1 狀態(tài)。當電路檢測到第一個 1-0 跳變位時，計數(shù)器 B 開始計數(shù)，計數(shù)器 B 計數(shù)滿 64 后，計數(shù)器 A 開始計數(shù)，計數(shù)器 A 計數(shù)滿 64 后結束計數(shù)，電路進入穩(wěn)定 0 狀態(tài)。此時，若是在計數(shù)器 A 計數(shù)范圍內檢測到跳變位，則 CDF_en在計數(shù)器 A 的邊沿拉高，否則在計數(shù)器 B 的邊沿拉高，如圖中虛線部分所示。

（b）放大后跳變過渡區(qū)圖 4.3 采樣電路仿真波形提取電路仿真波形如圖 4.4 所示。從中可以清晰的看出抖動提取控制器對不穩(wěn)定跳變位的邊沿位選取處理，同時可以看出控制器對溢出位的處理。穩(wěn)定 0 狀態(tài)既是初始狀態(tài)，也是等待狀態(tài)。當采樣輸出信號 Q 出現(xiàn)第一個 0-1 跳變時，計數(shù)器 B 和計數(shù)器 A 結束復位，相繼開始計數(shù)。跳變區(qū)邊沿位信號 CDF_en 在第一個 0-1 跳變處拉高。當計數(shù)器 B 和計數(shù)器 A 的計數(shù)值均滿 64 時，結束計數(shù)，電路進入從穩(wěn)定 1 狀態(tài)。當電路檢測到第一個 1-0 跳變位時，計數(shù)器 B 開始計數(shù)，計數(shù)器 B 計數(shù)滿 64 后，計數(shù)器 A 開始計數(shù)，計數(shù)器 A 計數(shù)滿 64 后結束計數(shù)，電路進入穩(wěn)定 0 狀態(tài)。此時，若是在計數(shù)器 A 計數(shù)范圍內檢測到跳變位，則 CDF_en在計數(shù)器 A 的邊沿拉高，否則在計數(shù)器 B 的邊沿拉高，如圖中虛線部分所示。

【參考文獻】

相關期刊論文 前1條

1 吳秀龍;吉新春;吳建輝;;數(shù)字電視調諧器中鎖相環(huán)鎖定時間的計算[J];微電子學;2010年02期

相關碩士學位論文 前2條

1 許浩博;高精度片上抖動測量電路設計[D];東南大學;2016年

2 闕詩璇;鎖相環(huán)內建參數(shù)測量電路設計[D];東南大學;2015年

本文編號：2788889