【摘要】：傳統(tǒng)雷達(dá)信號處理系統(tǒng)是基于DSP或FPGA等硬件處理器實(shí)現(xiàn),其缺點(diǎn)在于軟件和硬件耦合度高,由此出現(xiàn)系統(tǒng)兼容性和通用性差等問題,造成了裝備的改造和升級換代困難。以此為背景,基于通用處理器的軟件化雷達(dá)信號處理架構(gòu)逐漸取代了傳統(tǒng)面向硬件的雷達(dá)架構(gòu),軟件化雷達(dá)成為新的發(fā)展方向。同時,考慮到如今復(fù)雜的電磁環(huán)境,為提高雷達(dá)抗干擾性能,干擾偵察已經(jīng)成為現(xiàn)代雷達(dá)中必不可少的一部分�；谝陨蟽牲c(diǎn),本文完成了基于通用處理器的軟件化雷達(dá)信號處理的設(shè)計(jì)和實(shí)現(xiàn),并提出了一種新的適用于機(jī)械掃描雷達(dá)的有源干擾偵察方法,該方法在某型號雷達(dá)上得到了有效驗(yàn)證。首先,本文根據(jù)某雷達(dá)系統(tǒng)的設(shè)計(jì)需求提出了雷達(dá)系統(tǒng)的功能和組成結(jié)構(gòu),該雷達(dá)系統(tǒng)主要由AD采樣及定時控制接口板、千/萬兆交換板、基于通用處理器的信號處理板和顯示控制板等硬件搭建,實(shí)現(xiàn)了定時控制、目標(biāo)檢測、抗干擾、數(shù)據(jù)處理、數(shù)據(jù)存儲、接口通信等功能以及根據(jù)該雷達(dá)特點(diǎn)而研發(fā)的干擾偵察和雜波輪廓圖等功能。其次,本文重點(diǎn)闡述了信號處理算法的設(shè)計(jì)與實(shí)現(xiàn),其設(shè)計(jì)思路綜合考慮了系統(tǒng)平臺自身特點(diǎn)和算法要求,大大提高了雷達(dá)系統(tǒng)整體的工作效率和性能。同時,這些算法的實(shí)現(xiàn)也充分說明了通用處理器平臺的特點(diǎn)和優(yōu)勢。再次,本文結(jié)合科研項(xiàng)目研究了有源干擾偵察方法,提出了一種新的適用于機(jī)械掃描雷達(dá)的有源干擾偵察方法。該方法克服了傳統(tǒng)干擾偵察方法的缺點(diǎn),提高了雷達(dá)偵察有源干擾的準(zhǔn)確性和可靠性,具有廣泛的應(yīng)用價值。最后,本文詳細(xì)介紹了該雷達(dá)信號處理系統(tǒng)的設(shè)計(jì)方案與具體實(shí)現(xiàn)過程,包括雷達(dá)系統(tǒng)硬件搭建、各功能單元的任務(wù)分配和調(diào)度方案,以及并行處理在通用處理器平臺上的具體實(shí)現(xiàn)方案。同時,針對工程實(shí)踐過程中遇到的關(guān)鍵性技術(shù)問題給出了相應(yīng)的解決思路,這些工程經(jīng)驗(yàn)具有良好的可操作性以及借鑒意義。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN957.51
【圖文】：

處理低波束板、融合板、千/萬兆交換板、數(shù)據(jù)錄取處理板、顯示控制板和終端接口控制板和干擾偵察板組成，如圖 2.3 所示。其中終端接口控制板還在開發(fā)當(dāng)中。圖2.3 雷達(dá)系統(tǒng)硬件組成整個雷達(dá)信號處理系統(tǒng)使用的機(jī)箱是基于標(biāo)準(zhǔn) VPX 總線和交換的系統(tǒng)架構(gòu)，其中 AD 采樣及定時控制接口板主要完成對主天線和輔助天線接收的回波信號的采樣及預(yù)處理、雷達(dá)整機(jī)定時控制及數(shù)據(jù)分發(fā)等功能[23]。信號處理部分包括四塊處理板：信號處理板高波束板、信號處理板低波束板、干擾偵察板和融合板，這四塊處理板都是采用基于通用處理器的處理板。其中，信號處理高波束板和信號處理板低波束板分別負(fù)責(zé)高低波束的目標(biāo)檢測、抗干擾。同時，信號處理高波束板還負(fù)責(zé)原始數(shù)據(jù)存儲功能；融合板負(fù)責(zé)對高低波束的相關(guān)結(jié)果進(jìn)行融合處理包括點(diǎn)跡、背景視頻、PA 視頻等融合，同時融合板也負(fù)責(zé)信號處理部分與雷達(dá)其他分系統(tǒng)之間的數(shù)據(jù)通信；干擾偵察板負(fù)責(zé)偵察當(dāng)前雷達(dá)所處環(huán)境的干擾信息；終端顯控部分包括數(shù)據(jù)錄取處理板、顯示控制板和終端接口控制板，其中數(shù)據(jù)錄取處理板和顯示控制板同樣是采用基于通用處理器的處理板實(shí)現(xiàn)，數(shù)據(jù)錄取處理板主要實(shí)現(xiàn)航跡處理、目標(biāo)跟蹤等功能；終端接口控制板主要實(shí)現(xiàn)終端對外數(shù)據(jù)輸入輸出接口

圖 2.5 為基于通用處理器的板卡結(jié)構(gòu)圖，CPU 為 E3-1505LV5。在各個 CPU 之間進(jìn)行數(shù)據(jù)交互時主要由千兆網(wǎng)卡 82580 和萬兆網(wǎng)卡 Mellanox ConnectX-3 Pro EN 實(shí)現(xiàn)。圖2.5 基于通用處理器的板卡圖（1）E3-1505LV5 處理器基于通用 CPU 的處理板使用的 CPU 為 E3-1505L V5 處理器，其基本頻率為2.00GHz，最大睿頻頻率為 2.80GHz，具有 8MB 的智能緩存，該緩存是被所有內(nèi)核動態(tài)共享的[26]。E3-1505M V5 處理器和 E3-1535M V5 處理器的功耗為 45w，而 E3-1505LV5 處理器的功耗只有 25w，功耗比前兩個處理器降低了一半左右。1505L 為 4 核 8 線程，使得處理器可以同時并行處理多項(xiàng)任務(wù)，同時 1505L 還支持超線程技術(shù)即每個物理內(nèi)核有兩個處理線程

PU 通過 memcpy 函數(shù)將結(jié)果存儲在 DDR4 中。實(shí)測數(shù)據(jù)分別在 TS201 和 Intel E3-1505L 上運(yùn)行 CFAR 算法，一為 8840，通道個數(shù)為 14，表 3.6 為運(yùn)行時間表，故可知在 CPU 平行效率更高，滿足雷達(dá)實(shí)時性。表3.6 CFAR 算法執(zhí)行時間統(tǒng)計(jì)功能模塊CPU（Intel E3-1505L）耗時（us）TS201耗時（us）恒虛警檢測 1491 9894.31 和圖 3.32 是使用實(shí)測數(shù)據(jù)的處理結(jié)果。圖 3.31 是 CFAR 之前 CFAR 之后的結(jié)果圖，通過對比兩幅圖可知經(jīng)過 CFAR 算法處理

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本文編號：2761323