【摘要】：針對校驗矩陣形如準(zhǔn)循環(huán)雙對角陣的結(jié)構(gòu)化LDPC碼,對比研究了兩類高效的編碼算法:矩陣分解編碼算法和分項累加遞歸編碼算法,證明了兩類算法從實現(xiàn)角度是等價的,但分項累加遞歸編碼算法推導(dǎo)更為直觀,且便于硬件并行實現(xiàn)�；诜猪椑奂泳幋a算法,提出了一種適合準(zhǔn)循環(huán)雙對角LDPC碼的部分并行編碼結(jié)構(gòu),設(shè)計實現(xiàn)了IEEE 802.11n標(biāo)準(zhǔn)中的LDPC碼編碼器。FPGA實現(xiàn)結(jié)果表明,所設(shè)計的LDPC編碼器具有硬件開銷較小、吞吐率高的優(yōu)點,在碼長為1944bit、碼率為5/6時信息比特吞吐率最高可達(dá)13Gbps。
【圖文】：

矩陣Hbs中的一個元素，hi，j對應(yīng)一個z×z維子矩陣;則準(zhǔn)循環(huán)雙對角LDPC碼基本校驗矩陣Hb的完整形式可表為Hb=h0，0h0，1…h(huán)0，kb－1h1，0h1，1…h(huán)1，kb－1…………h(huán)x，0hx，，1…h(huán)x，kb－1……………………h(huán)mb－1，0hmb－1，1…h(huán)mb－1，kb－1d－1鐤0鐤鐤d0000郪郪郪郪0000(3)2兩類LDPC碼編碼算法研究2．1基于矩陣分解的LDPC編碼算法通過將校驗矩陣分解為如圖1所示形式可簡化編碼算法［5］，編碼后的碼字c可看作由三部分組成，c=(m，pa，pb)，根據(jù)H·cT=0，可得:AmT+BpTa+TpTb=0(4)CmT+DpTa+EpTb=0(5)對等式(4)兩邊左乘以ET－1，并將其結(jié)果與式(5)相加可得，圖1校驗矩陣分解形式Fig．1Thedecompositionofparity-checkmatrix(ET－1A+C)mT+(ET－1B+D)pTa=0(6)令φ=ET－1B+D，聯(lián)立式(4)和式(6)可得，pTa=φ－1(ET－1A+C)mT(7)pTb=T－1(AmT+BpTa)(8)其中，T是一個下三角矩陣，T－1的計算可以通過后向遞推得到。根據(jù)上述矩陣分解編碼方法，對式(3)所示校驗矩陣進(jìn)行分解，為保證T為下三角矩陣，分解后各子矩陣A，B，T，C，D，E的大小分別為z(mb－1)×z(kb－1)，z(mb－1)×z，z(mb－1)×z(mb－1)，z×z(kb－1)，z×z和z×z(mb－1)。2．2基于分項累加的遞歸編碼算法文獻(xiàn)［7］針對準(zhǔn)循環(huán)雙對角陣的LDPC碼的結(jié)構(gòu)特性，提出了分項累加遞歸編碼算法，算法將碼字c分成信息序列m和p兩部分，再將m和p分解為kb和mb

z的置換單位矩陣，因此，將向量mj通過循環(huán)移位操作可以得到hi，jmj。以下以分項累加遞歸編碼算法為基礎(chǔ)，并以IEEE802．11n標(biāo)準(zhǔn)中的LDPC碼為實例，描述準(zhǔn)循環(huán)雙角LDPC碼編碼器的設(shè)計。3IEEE802．11nLDPC編碼器設(shè)計IEEE802．11n標(biāo)準(zhǔn)中的LDPC碼共支持3種碼長:648，1296和1944比特，每種碼長下的編碼并行度分別為27，54和81;并支持4種碼率:1/2，2/3，3/4和5/6，即IEEE802．11n標(biāo)準(zhǔn)共支持12種不同的編碼方式，對應(yīng)12個不同的基本準(zhǔn)校驗矩陣。圖2給出了碼長為648比特，碼率為1/2的LDPC碼的基本校驗矩陣。圖2IEEE802．11nLDPC碼基本校驗矩陣示例Fig．2ExamplebasecheckmatrixofLDPCcodes基于分項累加遞歸編碼算法，本文提出了一種適合IEEE802．11nLDPC碼編碼的部分并行編碼結(jié)構(gòu)，編碼器總體結(jié)構(gòu)如圖3所示。所設(shè)計的編碼器具有兩個層次的并行性:一是根據(jù)每種編碼方式下都具有并行度為z(z=27，54，81)的特點，對所有信息比特和校驗比特的操作都以z比特為一組進(jìn)行操作;二是針對LDPC碼校驗矩陣的結(jié)構(gòu)特性，在對λi向量的計算上采用了行間并行列間串行的計算方式，共設(shè)計了mb個桶形循環(huán)移位器(barrelcyclicshift)，對應(yīng)計算基本校驗矩陣Hb的mb行，這種部分并行計算結(jié)構(gòu)不同于文獻(xiàn)［10］所提出的全并行編碼結(jié)構(gòu)，也區(qū)別于文獻(xiàn)［11］所提出的低開銷編碼結(jié)構(gòu)，在編碼速率和硬件開銷二者之間進(jìn)行了較好的折中。整個編碼過程主要包括兩個步驟:第一步為通過桶形移位和異或操作得到p0;第二步為前向遞歸計算，計算時根據(jù)已計算出的校驗向量pi，通過異或操作得到校驗向量pi+1。編碼過程中，首先從輸入緩沖中讀取z比特信息位，對該組的z比特信息位同時進(jìn)行mb組桶形循環(huán)移位操作，將移位后所得?

【參考文獻(xiàn)】

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【相似文獻(xiàn)】

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5 張R

本文編號：2571014