【摘要】：為了更大程度上提高雷達的探測威力,改善雷達測量的精度以及對目標的識別能力,有效地檢測目標,該項目提出分布式雷達的概念,簡稱分布式雷達系統(tǒng),可解決雷達高機動性與高精度之間的矛盾,并提高雷達的分辨力。分布式米波雷達系統(tǒng)是為有效打擊隱身飛行器而研制的新一代防空武器系統(tǒng),是一個集計算機的交互性、處理的多分布性和反饋的實時性等技術于一體的綜合系統(tǒng)。為驗證分布式雷達系統(tǒng)中關鍵技術的先進性、可行性,針對某分布式雷達的特點和現(xiàn)實要求,本項目構建了分布式雷達試驗系統(tǒng)。該試驗系統(tǒng)由時鐘頻率源、功分器、兩個米波數(shù)字陣列模塊(DAM模塊)、兩個校正網(wǎng)絡、兩組陣列天線、定時控制分系統(tǒng)、上位機、數(shù)據(jù)采集記錄器和信號處理分系統(tǒng)等構成。而在整個雷達試驗系統(tǒng)中,作為分布式雷達試驗系統(tǒng)的時序控制中樞分系統(tǒng),定時控制分系統(tǒng)需要擁有多個高速數(shù)據(jù)傳輸接口以及較強的數(shù)據(jù)處理能力,因而本文主要就定時控制分系統(tǒng)進行研究。本文首先論述該雷達試驗系統(tǒng)的整體架構,分析定時控制分系統(tǒng)應具備的主要功能:雷達整機定時控制信號的產(chǎn)生;通過光纖與分布式米波數(shù)字陣列模塊分系統(tǒng)進行高速數(shù)據(jù)交換,控制分布式米波數(shù)字陣列模塊分系統(tǒng)產(chǎn)生所需的波形和時序;通過通信接口與上位機批量、準確地進行數(shù)據(jù)通信,實現(xiàn)有效數(shù)據(jù)的上傳、波形、參數(shù)、工作模式等指令的接收下載等功能;雷達整機時序參考時鐘的產(chǎn)生。根據(jù)定時控制分系統(tǒng)的功能要求,給出了定時控制分系統(tǒng)中定時控制板的總體設計方案及模塊劃分,并對其各個模塊的結構、參數(shù)性能等技術問題進行了詳細的分析和討論,最后討論定時控制分系統(tǒng)的硬件原理圖設計、某些特殊要求信號的仿真、PCB板的設計及測試。針對定時控制板中的兩類主要通信接口:(1)高速通信傳輸模塊,利用FPGA中的相應資源,進行收發(fā)邏輯設計,通過仿真和實際調試結果對設計的方案進行驗證,并設計專門的程序模塊,解決數(shù)據(jù)可能出現(xiàn)的移位問題,相關處理的結果也驗證了設計方案的可行性;(2)USB 2.0接口,分析其固件程序框架與控制邏輯要求,設計實現(xiàn)了應用于分布式雷達試驗系統(tǒng)的通信固件程序,并根據(jù)固件程序的傳輸要求,對FPGA控制接口程序進行了詳細的設計,并給出了調試結果,驗證了設計的正確性。對定時控制板硬件電路以及相應接口的調試、測試表明,本論文從整體上完成了基于FPGA+DSP的定時控制部分硬件電路設計和功能測試,并在某雷達試驗系統(tǒng)原理性驗證試驗中,完成了試驗系統(tǒng)整機定時控制信號的產(chǎn)生,控制米波數(shù)字陣列模塊產(chǎn)生所需的波形和時序、以及實現(xiàn)數(shù)據(jù)上傳和命令下傳等工作,整體狀態(tài)良好。
【圖文】：

圖 3.6 網(wǎng)口調試助手調試AC 控制模塊上層的協(xié)議在 FPGA 內部資源中用 VHD等其他相關語言就可以實現(xiàn)，這些協(xié)議將與 MAC 核資輯控制模塊，各個部分的資源之間緊密配合，，共同完統(tǒng)和定時控制板之間相互傳輸?shù)墓δ�。由于模塊中的 號組，因此控制模塊需要在不同的功能要求下判斷該是輸出狀態(tài)。當該信號流向處于輸出狀態(tài)時，相關芯串行控制數(shù)據(jù)在經(jīng)過參考時鐘同步后發(fā)送至網(wǎng)絡模型向處于輸入狀態(tài)時，移位寄存器將數(shù)據(jù)線上傳輸?shù)拇甗40]。這里對 FPGA 與 MAC 核的具體邏輯實現(xiàn)過程不含有較為簡單應用程序的硬件測試部分。GA 硬件資源建立的網(wǎng)絡協(xié)議硬核在數(shù)據(jù)傳輸時，作為上位機上的以太網(wǎng)調試軟件進行模擬，模擬內容為以在相應存儲單元中自定義傳輸協(xié)議的內容以百兆傳輸用 UDP 協(xié)議。經(jīng)多次測試，此百兆以太網(wǎng)性能相對穩(wěn)

語言等其他相關語言就可以實現(xiàn)，這些協(xié)議將與 MAC 核資源共絡邏輯控制模塊，各個部分的資源之間緊密配合，共同完成網(wǎng)機系統(tǒng)和定時控制板之間相互傳輸?shù)墓δ堋Ｓ捎谀K中的 MDI對信號組，因此控制模塊需要在不同的功能要求下判斷該信號態(tài)還是輸出狀態(tài)。當該信號流向處于輸出狀態(tài)時，相關芯片內輸?shù)拇锌刂茢?shù)據(jù)在經(jīng)過參考時鐘同步后發(fā)送至網(wǎng)絡模型中的組流向處于輸入狀態(tài)時，移位寄存器將數(shù)據(jù)線上傳輸?shù)拇袛?shù)數(shù)據(jù)[40]。這里對 FPGA 與 MAC 核的具體邏輯實現(xiàn)過程不做過紹包含有較為簡單應用程序的硬件測試部分。 FPGA 硬件資源建立的網(wǎng)絡協(xié)議硬核在數(shù)據(jù)傳輸時，作為數(shù)據(jù)使用上位機上的以太網(wǎng)調試軟件進行模擬，模擬內容為以太網(wǎng)儲存在相應存儲單元中自定義傳輸協(xié)議的內容以百兆傳輸速率機使用 UDP 協(xié)議。經(jīng)多次測試，此百兆以太網(wǎng)性能相對穩(wěn)定，載量較大。圖 3.7 和圖 3.8 所示是由 ISE Design Suite 14.4 中 Chi得到以太網(wǎng)接口數(shù)據(jù)接收結果和數(shù)據(jù)發(fā)送結果。
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TN957

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