【摘要】：AES密碼算法是目前廣泛使用的一種加密算法。為了對(duì)AES算法進(jìn)行優(yōu)化,通過(guò)對(duì)密鑰擴(kuò)展模塊重復(fù)調(diào)用,實(shí)現(xiàn)代碼的高效利用。具體方法為在AES算法進(jìn)行加解密運(yùn)算時(shí),其中所需的密鑰可在其他模塊執(zhí)行時(shí)重復(fù)調(diào)用,即一次生成十輪密鑰,通過(guò)控制模塊實(shí)現(xiàn)輪密鑰加運(yùn)算。詳細(xì)敘述了改進(jìn)后AES算法的Verilog HDL硬件語(yǔ)言實(shí)現(xiàn),特別是對(duì)具體實(shí)現(xiàn)過(guò)程中關(guān)鍵核心代碼進(jìn)行了清晰描述,經(jīng)modelsim6.1f仿真驗(yàn)證正確后進(jìn)行了FPGA硬件實(shí)現(xiàn),對(duì)FPGA硬件實(shí)現(xiàn)進(jìn)行了實(shí)驗(yàn)結(jié)果正確性驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,優(yōu)化后的AES算法在Xilinx Virtex-V FPGA上僅占用了3 531個(gè)Slice,5 522個(gè)LUT,與同類(lèi)加密算法實(shí)現(xiàn)所需的資源數(shù)對(duì)比,在性能同等條件下占用面積更少,可滿足芯片的較小面積應(yīng)用需求,從而可以使得AES算法應(yīng)用于目前流行的各種小面積智能卡上。
【作者單位】： 衡陽(yáng)師范學(xué)院計(jì)算機(jī)科學(xué)系;湖南大學(xué)信息科學(xué)與工程學(xué)院;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(61133005) 湖南省教育廳青年資助項(xiàng)目(11B018) 湖南省博士后基金資助項(xiàng)目(897203005) 衡陽(yáng)師范學(xué)院產(chǎn)學(xué)研基金項(xiàng)目(12CXYZ01)
【分類(lèi)號(hào)】：TN918.4

【參考文獻(xiàn)】

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4 章成e

本文編號(hào)：2542499