【摘要】：鎖相環(huán)的概念自提出之日起,憑借著其優(yōu)異的特性在電子和通信領(lǐng)域中被廣泛應(yīng)用,比如頻率綜合器、時鐘數(shù)據(jù)恢復(fù)電路。然而,現(xiàn)代多媒體通信市場日新月異,人們對于鎖相環(huán)的設(shè)計提出了更為嚴(yán)格的要求,使得鎖相環(huán)的設(shè)計不斷地面臨著新的挑戰(zhàn)：一方面,對于高頻率、多帶寬等高性能的鎖相環(huán)設(shè)計要求越來越嚴(yán)格；另一方面,低成本、低功耗也日益成為現(xiàn)代多媒體通信發(fā)展所關(guān)注的焦點。因此,高性能、低成本和低功耗的鎖相環(huán)設(shè)計成為人們關(guān)注的焦點。 在這樣的大背景下,本論文確立了設(shè)計一款用于時鐘發(fā)生器的全數(shù)字鎖相環(huán),并且要實現(xiàn)低功耗、全數(shù)字化的設(shè)計方向。 本論文在鎖相環(huán)的基礎(chǔ)之上,討論了全數(shù)字鎖相環(huán)的設(shè)計,包括數(shù)控振蕩器、數(shù)控環(huán)路濾波器、數(shù)控分頻器和鑒相器。重點探討了數(shù)控振蕩器的設(shè)計,利用CMOS電流域邏輯和MOS變?nèi)莨芗夹g(shù),設(shè)計了一款數(shù)控環(huán)形振蕩器。此外還重點關(guān)注了數(shù)控環(huán)路濾波器的設(shè)計,利用經(jīng)典的積分和比例路徑的濾波器結(jié)構(gòu),實現(xiàn)了數(shù)控環(huán)路濾波器的設(shè)計。 針對全數(shù)字化的設(shè)計方向,本論文設(shè)計的全數(shù)字鎖相環(huán)僅由MOS管構(gòu)成,不包含任何的無源器件,有利于節(jié)省芯片面積,降低成本。在低功耗方面,該全數(shù)字鎖相環(huán)利用頻率控制字預(yù)置技術(shù),加快鎖相環(huán)的建立,減少鎖定時間,以此來降低全數(shù)字鎖相環(huán)工作的平均功耗。 本論文采用SMIC013的工藝,設(shè)計了一款用于時鐘發(fā)生器的全數(shù)字鎖相環(huán),并進(jìn)行了流片。后仿真結(jié)果表明,輸出頻率范圍可以達(dá)至(?)92—500MHz,抖動方面在92MHz時約為42.2ps,500MHz時約為9.25ps,功耗方面在92MHz時約為0.33mW,500MHz時約為1.32mW。此外,對芯片進(jìn)行了測試,給出了更接近真實性能的數(shù)據(jù)。
[Abstract]:The concept of phase-locked loop (PLL) has been widely used in electronic and communication fields such as frequency synthesizer and clock data recovery circuit since it was proposed. However, the modern multimedia communication market is changing with each passing day, people put forward more stringent requirements for the design of PLL, which makes the design of PLL constantly face new challenges: on the one hand, for high frequency, The design requirements of high performance PLL, such as multi-bandwidth, are becoming more and more stringent. On the other hand, low cost and low power consumption have increasingly become the focus of modern multimedia communication development. Therefore, high performance, low-cost and low-power PLL design has become the focus of attention. In this context, this paper establishes the design direction of a digital phase-locked loop for clock generator, and to achieve low power consumption and digital design. Based on the phase-locked loop, this paper discusses the design of all-digital phase-locked loop, including numerical controlled oscillator, numerical control loop filter, numerical control frequency divider and phase discriminator. The design of numerical controlled oscillator is discussed in detail. A numerical control ring oscillator is designed by using CMOS electric basin logic and MOS varactor technology. In addition, the design of numerical control loop filter is focused on, and the design of numerical control loop filter is realized by using the classical filter structure of integral and proportional path. Aiming at the whole digital design direction, the all-digital phase-locked loop designed in this paper is only composed of MOS tubes and does not contain any passive devices, which is beneficial to saving chip area and reducing cost. In the aspect of low power consumption, this all-digital phase-locked loop uses frequency control word preset technology to speed up the establishment of phase-locked loop and reduce the locking time, thereby reducing the average power consumption of the all-digital phase-locked loop. In this paper, an all-digital phase-locked loop for clock generator is designed by using SMIC013 technology, and the flow sheet is carried out. The simulation results show that the output frequency range can reach 92-500 MHz, the jitter is about 42.2 ps-1 / 500MHz and the power consumption is about 0.33mW / 500MHz and 1.32mW at 92MHz / 500MHz, respectively. The simulation results show that the output frequency can reach 92-500MHz, the jitter is about 42.2 psps / 500MHz, and the power consumption is about 1.32mW when 92MHz is about 0.33mW / 500MHz. In addition, the chip is tested, and the data which is closer to the real performance are given.
【學(xué)位授予單位】：北京交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN911.8

【共引文獻(xiàn)】

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本文編號：2428974