發(fā)布時間：2019-01-21 13:54

【摘要】：LDPC碼是一種糾錯能力極強的編碼,已廣泛用于新一代數(shù)字電視,深空探測,衛(wèi)星通訊等多種領(lǐng)域,基于不同要求出現(xiàn)了許多不同的編碼標準,所以定制化的LDPC碼譯碼算法的硬件實現(xiàn)已成為當(dāng)今的研究熱點之一。為滿足衛(wèi)星通信中高速數(shù)據(jù)傳輸?shù)男枨?使用LDPC碼Normalized最小和譯碼硬件實現(xiàn)算法以及歸并算法原理,并結(jié)合FPGA適合并行計算的特點,提出一種基于流水線的部分并行LDPC譯碼的FPGA設(shè)計,通過仿真和實驗,最終完成滿足衛(wèi)星高速通信需求的LDPC譯碼器設(shè)計。最終使用Altera公司FPGA上完成譯碼器設(shè)計,整個系統(tǒng)在時鐘頻率為150 MHz的條件下,數(shù)據(jù)處理速率達到1.5Gb/s以上,數(shù)據(jù)吞吐率達到750 Mb/s糾錯性能優(yōu)異,完全滿足衛(wèi)星高速數(shù)據(jù)處理要求。
[Abstract]:LDPC code is an extremely strong error-correcting code, which has been widely used in the new generation of digital television, deep space exploration, satellite communication and other fields. There are many different coding standards based on different requirements. Therefore, the hardware implementation of customized LDPC decoding algorithm has become one of the research hotspots. In order to meet the demand of high speed data transmission in satellite communication, the LDPC code Normalized minimum sum decoding hardware algorithm and the principle of merging algorithm are used, and the characteristics of FPGA are combined with the characteristics of parallel computing. This paper presents a partial parallel LDPC decoding FPGA design based on pipeline. Through simulation and experiment, the LDPC decoder is designed to meet the needs of satellite high-speed communication. Finally, the decoder is designed on the FPGA of Altera Company. Under the condition of 150 MHz clock frequency, the data processing rate is over 1.5Gb/s, and the data throughput is 750 Mb/s. Fully meet the satellite high-speed data processing requirements.
【作者單位】： 武漢大學(xué)電子信息學(xué)院;
【分類號】：TN911.22

【參考文獻】

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2 曹e，

本文編號：2412721