【摘要】：隨著國(guó)內(nèi)城市交通的快速發(fā)展,高速公路的修建數(shù)目和覆蓋面積不斷增加。目前國(guó)內(nèi)幾大城市紛紛將智能收費(fèi)系統(tǒng)的建設(shè)提上日程。本文致力于智能收費(fèi)系統(tǒng)中的數(shù)字基帶系統(tǒng)的研究工作,設(shè)計(jì)并實(shí)現(xiàn)一種兼容ZigBee和藍(lán)牙協(xié)議的數(shù)字基帶系統(tǒng)。本論文首先設(shè)計(jì)了2.4GHz數(shù)字基帶系統(tǒng)的架構(gòu),該架構(gòu)包括模擬前端、數(shù)字基帶、寄存器、協(xié)議處理和I/O等模塊,其中,數(shù)字基帶模塊由發(fā)送子系統(tǒng)和接收子系統(tǒng)構(gòu)成�；谠摷軜�(gòu),使用Verilog HDL(hardware description language,硬件描述語言)設(shè)計(jì)了數(shù)字基帶發(fā)送子系統(tǒng),該發(fā)送子系統(tǒng)由PPDU、symbol-to-chip、chip-to-precode、CRC和白化五個(gè)模塊組成,采用symbol-to-chip和chip-to-precode技術(shù)完成碼元的變化和頻率調(diào)制,實(shí)現(xiàn)了ZigBee協(xié)議與藍(lán)牙協(xié)議的兼容,仿真結(jié)果表明發(fā)送模塊采用16MHz的時(shí)鐘頻率時(shí),每秒發(fā)送2M比特的數(shù)據(jù);使用Verilog HDL硬件描述語言設(shè)計(jì)了數(shù)字基帶接收子系統(tǒng),該接收子系統(tǒng)包含下變頻、低通濾波、微分解調(diào)、包檢測(cè)、幀同步和幀解析六個(gè)模塊。其中,解調(diào)由下變頻、低通濾波和微分解調(diào)等三個(gè)模塊實(shí)現(xiàn)并完成了時(shí)鐘頻率從32MHz到16MHz的切換,解碼由包檢測(cè)、幀同步和幀解析等三個(gè)模塊實(shí)現(xiàn)并完成了數(shù)據(jù)的存儲(chǔ),仿真結(jié)果表明下變頻后采用16MHz的時(shí)鐘頻率,每秒能夠接收2M比特的數(shù)據(jù)。最后,在數(shù)字基帶系統(tǒng)實(shí)現(xiàn)的基礎(chǔ)上,采用Synopsys公司的VCS工具進(jìn)行了系統(tǒng)功能的仿真驗(yàn)證,仿真結(jié)果表明,該系統(tǒng)實(shí)現(xiàn)了兼容ZigBee協(xié)議和藍(lán)牙協(xié)議的發(fā)送和接收功能,并且當(dāng)系統(tǒng)采用16MHz的時(shí)鐘頻率時(shí),每秒處理的數(shù)據(jù)流可達(dá)2Mbit,達(dá)到了設(shè)計(jì)要求。為短距離無線通信系統(tǒng)的研究奠定了基礎(chǔ),具有一定的參考價(jià)值。
[Abstract]:With the rapid development of urban traffic in China, the number of expressway construction and the coverage area are increasing. At present, the construction of intelligent charging system has been put on the agenda in several domestic cities. This paper is devoted to the research of digital baseband system in intelligent toll collection system, and designs and implements a digital baseband system compatible with ZigBee and Bluetooth protocol. This paper first designs the architecture of 2.4GHz digital baseband system, which includes analog front end, digital baseband, register, protocol processing and I / O modules. The digital baseband module is composed of sending subsystem and receiving subsystem. Based on this architecture, a digital baseband transmission subsystem is designed by using Verilog HDL (hardware description language, hardware description language. The subsystem is composed of five modules, PPDU,symbol-to-chip,chip-to-precode,CRC and whitening. Using symbol-to-chip and chip-to-precode technology to complete symbol change and frequency modulation, the compatibility of ZigBee protocol and Bluetooth protocol is realized. The simulation results show that the transmitting module transmits 2 megabits of data per second using the clock frequency of 16MHz. A digital baseband receiving subsystem is designed by using Verilog HDL hardware description language. The subsystem consists of six modules: downconversion, low-pass filtering, differential demodulation, packet detection, frame synchronization and frame analysis. Among them, demodulation is realized by downconversion, low-pass filtering and differential demodulation, and clock frequency switching from 32MHz to 16MHz is completed. Decoding is realized by packet detection, frame synchronization and frame analysis, and data storage is completed. The simulation results show that the 16MHz clock frequency can receive 2 megabits of data per second. Finally, based on the realization of the digital baseband system, the system function is simulated and verified by the VCS tool of Synopsys Company. The simulation results show that the system realizes the functions of sending and receiving compatible ZigBee protocol and Bluetooth protocol. And when the clock frequency of 16MHz is adopted, the data stream per second can reach 2 Mbit, which meets the design requirements. It lays a foundation for the research of short-range wireless communication system and has certain reference value.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN92

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本文編號(hào)：2379644