相位噪聲測(cè)試中數(shù)據(jù)通道設(shè)計(jì)與實(shí)現(xiàn)
[Abstract]:Phase noise, which is used to explain the short term frequency stability and reliability of signals, is an important index in the field of electronic measurement. Phase noise measurement plays an important role in signal analysis and testing. The purpose of this paper is to complete the design and implementation of the data channel in the phase noise testing system, and to provide the underlying data link support for the whole phase noise testing system. By analyzing the overall structure of the phase noise testing system, this paper explains the data channel composition of the phase noise testing system, including the analog signals collected from the front end of the system are converted into the digital circuit by A / D conversion circuit. The FPGA circuit uses FIFO to realize the data cache of the input digital signal, and sends the digital signal into the DDR3 SDRAM memory through bit width conversion. When the stored data content in the memory reaches the preset value, the FPGA circuit controls the ADC sampling. The data in the memory is transmitted to the DSP signal processing system through the high speed serial interface. The main work accomplished in this paper is as follows: 1. Based on the analysis of the overall structure and the functions of the phase noise measurement system, the data channel composition of the digital signal in the test system is explained. 2. 2. This paper introduces the configuration and operation principle of dual channel A / D converter and the design and use of FIFO interface. On this basis, the function simulation of the independent clock bit width conversion FIFO buffer structure of A / D conversion circuit and FPGA circuit is realized by using the FIFO core generator of FPGA. 3. This paper introduces the development and working principle of DDR3 SDRAM memory, explains the interface of DDR3 SDRAM controller and the principle of timing operation of controller instruction, uses Xilinx FPGA MIG core generator to generate DDR3 SDRAM controller and makes functional simulation. The read and write function of the controller is verified on the FPGA hardware development board. 4. This paper introduces the system composition of high speed serial interface, and explains the internal structure of Xilinx Virtex-6 FPGA GTX transceiver. By using Xilinx FPGA core generator to generate GTX transceiver, the function of GTX transceiver interface is simulated.
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2014
【分類(lèi)號(hào)】:TN911.4
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,本文編號(hào):2345374
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