【摘要】：相位噪聲用來說明信號短期頻率穩(wěn)定性和可靠性,是電子測量領域中的重要指標,相位噪聲測試在信號分析和測試中有著重要的地位。論文旨在完成相位噪聲測試系統(tǒng)中數據通道的設計與實現,為整個相位噪聲測試系統(tǒng)提供底層的數據鏈路支持。文中通過分析相位噪聲測試系統(tǒng)的總體結構說明了相位噪聲測試系統(tǒng)的數據通道組成,包括將系統(tǒng)前端采集到的模擬信號通過模數轉換電路轉換后送入數字電路中,FPGA電路對輸入的數字信號采用FIFO實現數據緩存,將數字信號通過位寬轉換送入DDR3 SDRAM存儲器中,當存儲器中的所存的數據內容達到預設值時,FPGA電路控制ADC采樣,將存儲器中的數據通過高速串行接口傳輸到后級DSP信號處理系統(tǒng)中。本文主要完成的工作有:1.通過對鑒相法相位噪聲測試系統(tǒng)總體結構和各部分功能分析,說明了測試系統(tǒng)中數字信號的數據通道組成。2.介紹了雙通道模數轉換器的配置操作原理和FIFO接口的設計使用,在此基礎上采用FPGA自帶的FIFO核生成器實現了模數轉換電路與FPGA電路的獨立時鐘位寬轉換FIFO緩沖結構的功能仿真。3.介紹了DDR3 SDRAM存儲器的發(fā)展與工作原理,說明了DDR3 SDRAM控制器接口和控制器指令時序操作原理,采用Xilinx FPGA MIG核生成器生成DDR3 SDRAM控制器并做了功能仿真,在FPGA硬件開發(fā)板上對控制器的讀寫功能進行了驗證。4.介紹了高速串行接口的系統(tǒng)組成,在此基礎上說明了Xilinx Virtex-6 FPGA GTX收發(fā)器的內部結構,通過使用Xilinx FPGA核生成器生成GTX收發(fā)器,對GTX收發(fā)器接口進行了功能仿真。
[Abstract]:Phase noise, which is used to explain the short term frequency stability and reliability of signals, is an important index in the field of electronic measurement. Phase noise measurement plays an important role in signal analysis and testing. The purpose of this paper is to complete the design and implementation of the data channel in the phase noise testing system, and to provide the underlying data link support for the whole phase noise testing system. By analyzing the overall structure of the phase noise testing system, this paper explains the data channel composition of the phase noise testing system, including the analog signals collected from the front end of the system are converted into the digital circuit by A / D conversion circuit. The FPGA circuit uses FIFO to realize the data cache of the input digital signal, and sends the digital signal into the DDR3 SDRAM memory through bit width conversion. When the stored data content in the memory reaches the preset value, the FPGA circuit controls the ADC sampling. The data in the memory is transmitted to the DSP signal processing system through the high speed serial interface. The main work accomplished in this paper is as follows: 1. Based on the analysis of the overall structure and the functions of the phase noise measurement system, the data channel composition of the digital signal in the test system is explained. 2. 2. This paper introduces the configuration and operation principle of dual channel A / D converter and the design and use of FIFO interface. On this basis, the function simulation of the independent clock bit width conversion FIFO buffer structure of A / D conversion circuit and FPGA circuit is realized by using the FIFO core generator of FPGA. 3. This paper introduces the development and working principle of DDR3 SDRAM memory, explains the interface of DDR3 SDRAM controller and the principle of timing operation of controller instruction, uses Xilinx FPGA MIG core generator to generate DDR3 SDRAM controller and makes functional simulation. The read and write function of the controller is verified on the FPGA hardware development board. 4. This paper introduces the system composition of high speed serial interface, and explains the internal structure of Xilinx Virtex-6 FPGA GTX transceiver. By using Xilinx FPGA core generator to generate GTX transceiver, the function of GTX transceiver interface is simulated.
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TN911.4

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本文編號：2345374