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高速率LDPC編譯碼器設(shè)計(jì)與實(shí)現(xiàn)

發(fā)布時(shí)間:2018-11-06 18:41
【摘要】:LDPC碼是由它的奇偶校驗(yàn)矩陣完全確定的線性分組碼,LDPC碼最初是在上世紀(jì)60年代由Gallager在他的博士論文中提出,此后很長(zhǎng)一段時(shí)間由于缺乏可行的高效譯碼算法,一直被人們忽略。直到1981年Tanner提出了LDPC碼的圖表表示方法,即后來(lái)為人們熟知的Tanner圖,LDPC碼才重新引起了科學(xué)家們的注意。1995年MacKay和Neal等通過(guò)自己的不懈研究,提出了性能良好而且易于實(shí)現(xiàn)的LDPC譯碼算法,高性能LDPC碼算法探究再次來(lái)到了科學(xué)研究的前沿。如今,經(jīng)過(guò)十幾年的發(fā)展,LDPC碼的相關(guān)技術(shù)已經(jīng)日趨成熟,甚至開始進(jìn)入了商業(yè)化的應(yīng)用市場(chǎng),并被寫進(jìn)了無(wú)線通信等相關(guān)領(lǐng)域的標(biāo)準(zhǔn)之中。隨著未來(lái)寬帶通信的快速發(fā)展,傳統(tǒng)的LDPC的BP譯碼算法,LLR BP譯碼算法,SPA譯碼算法等傳統(tǒng)算法已經(jīng)無(wú)法滿足大規(guī)模集成電路運(yùn)算實(shí)現(xiàn)快速譯碼要求,為此,一種基于傳統(tǒng)譯碼算法的高效算法被提出來(lái),這就是我們將概率計(jì)算運(yùn)用到LDPC譯碼的初衷,它的核心思想是采用隨機(jī)比特流是連續(xù)的值,可以通過(guò)簡(jiǎn)單的按位運(yùn)算計(jì)算復(fù)雜的算法,概率計(jì)算的一個(gè)明顯的優(yōu)勢(shì)是,概率計(jì)算算法的硬件實(shí)現(xiàn)比傳統(tǒng)的基數(shù)算法簡(jiǎn)單得多,例如,乘法是僅由一個(gè)與門操作實(shí)現(xiàn),縮放的結(jié)構(gòu)則是一個(gè)多路復(fù)用器,硬件的簡(jiǎn)單性帶來(lái)了關(guān)鍵路徑的縮短以及功耗的降低。此外,在一個(gè)隨機(jī)比特流的所有的位都有相同的意義,這意味著概率計(jì)算的算法是一元算法具有比傳統(tǒng)算法更好的容錯(cuò)編碼性。本文主要是研究了多碼率LDPC編譯碼系統(tǒng)的FPGA實(shí)現(xiàn)和概率計(jì)算中序列相關(guān)性理論推導(dǎo)及實(shí)驗(yàn)分析。主要的工作和創(chuàng)新點(diǎn)如下:1.構(gòu)建LDPC編譯碼測(cè)試平臺(tái),主要內(nèi)容有:完成了LDPC編解碼器設(shè)計(jì)與仿真測(cè)試平臺(tái)的搭建并完成了功能測(cè)試;2.概率計(jì)算中轉(zhuǎn)換的概率序列相關(guān)性研究,主要內(nèi)容有:研究了概率計(jì)算中概率序列相關(guān)性對(duì)于整體譯碼性能的影響;3.完成多碼率LDPC譯碼器的FPGA開發(fā)流程,主要內(nèi)容有:利用Virtex6/7系列的475T/485T芯片完成誤碼率和不同SNR條件下迭代次數(shù)DC的下板實(shí)測(cè)。
[Abstract]:LDPC codes are linear block codes that are completely determined by its parity matrix. LDPC codes were first proposed by Gallager in his doctoral thesis in the 1960s, and for a long time thereafter, due to the lack of feasible efficient decoding algorithms, Has been ignored by people. It was not until 1981, when Tanner put forward a graphic representation of LDPC codes, that is, the Tanner diagrams that were known to many people, that LDPC codes came back to the attention of scientists. In 1995, MacKay and Neal, and so on, made unremitting research through their own studies. A LDPC decoding algorithm with good performance and easy implementation is proposed. The research of high performance LDPC code algorithm comes to the forefront of scientific research again. Now, with the development of more than ten years, the related technology of LDPC code has matured day by day, and even entered the commercial application market, and has been written into the wireless communication and other related field standards. With the rapid development of broadband communication in the future, the traditional BP decoding algorithm of LDPC, LLR BP decoding algorithm, SPA decoding algorithm and other traditional algorithms can no longer meet the requirement of fast decoding for large scale integrated circuit operation. An efficient algorithm based on traditional decoding algorithm has been proposed, which is the original intention of applying probabilistic computation to LDPC decoding. Its core idea is to use random bit streams as continuous values. A simple bit operation can be used to calculate complex algorithms. One obvious advantage of probability calculation is that the hardware implementation of probabilistic algorithms is much simpler than that of traditional cardinality algorithms. For example, multiplication is implemented by only one and gate operation. The architecture of scaling is a multiplexer. The simplicity of hardware results in the shortening of critical paths and the reduction of power consumption. In addition, all bits in a random bit stream have the same meaning, which means that the probabilistic algorithm is a univariate algorithm with better fault-tolerant coding than the traditional algorithm. In this paper, the sequence correlation theory and experimental analysis of the FPGA implementation and probability calculation of multi-rate LDPC codec and decode system are studied. The main work and innovation are as follows: 1. The main contents of this paper are as follows: the design of LDPC codec and simulation test platform are completed and the function test is completed. 2. The correlation of probabilistic sequence transformed in probability calculation is studied. The main contents are as follows: the influence of correlation of probabilistic sequence on the whole decoding performance is studied; 3. The FPGA development process of multi-rate LDPC decoder is completed. The main contents are as follows: using Virtex6/7 series of 475T/485T chips to complete the BER and the bottom board measurement of the number of iterations of DC under different SNR conditions.
【學(xué)位授予單位】:電子科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2014
【分類號(hào)】:TN911.22

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本文編號(hào):2315141

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