【摘要】：雷達(dá)測試系統(tǒng),是用來測試?yán)走_(dá)系統(tǒng)性能,評(píng)估雷達(dá)工作狀態(tài)的系統(tǒng)。雷達(dá)測試系統(tǒng)的測試信號(hào)源可以產(chǎn)生雷達(dá)在各種工作環(huán)境下可能接收到的回波信號(hào)的精確重現(xiàn)并用模擬回波信號(hào)測試?yán)走_(dá)各個(gè)子系統(tǒng)和整體系統(tǒng)的性能或工作情況,是雷達(dá)測試系統(tǒng)的核心。本文詳細(xì)介紹基于FPGA的Ku波段的雷達(dá)測試信號(hào)源頻綜器控制系統(tǒng)研制過程。系統(tǒng)硬件實(shí)現(xiàn)采用了6層PCB板設(shè)計(jì),仔細(xì)考慮了對(duì)系統(tǒng)性能有較大影響的電源模塊,FPGA配置模塊,控制接口等方面的電路設(shè)計(jì)和實(shí)現(xiàn)。頻綜模塊采用Verilog編寫控制模塊。串口模塊運(yùn)用了嵌入式軟核(Microblaze)技術(shù)來實(shí)現(xiàn)。根據(jù)系統(tǒng)從低頻時(shí)鐘域向高頻時(shí)鐘域發(fā)送數(shù)據(jù)的特點(diǎn),系統(tǒng)采用了觸發(fā)器級(jí)聯(lián)和FIFO緩存的方式解決數(shù)據(jù)跨時(shí)鐘域傳輸?shù)耐交瘑栴}。系統(tǒng)的時(shí)序生成控制部分使用了模塊化的設(shè)計(jì)思路。控制數(shù)據(jù)和控制功能相互隔離,提高配置數(shù)據(jù)使用的靈活性�？刂颇K通過總線的方式連接,由一個(gè)總控模塊調(diào)用各個(gè)模式下所需要的系統(tǒng)的各個(gè)功能模塊,并控制整個(gè)系統(tǒng)的工作時(shí)序。本文還詳細(xì)的介紹了系統(tǒng)的測試結(jié)果,從時(shí)域、頻域、調(diào)制域以及FPGA產(chǎn)生的控制信號(hào)測試了整個(gè)系統(tǒng)的功能和性能,系統(tǒng)的性能指標(biāo)達(dá)到了預(yù)期的目的。同時(shí),也給出了在系統(tǒng)測試過程中發(fā)現(xiàn)的諸多的問題以及解決這些問題的方法,探討了現(xiàn)階段還沒有實(shí)現(xiàn)但可能改善系統(tǒng)性能的一些思路。
[Abstract]:Radar test system is used to test the performance of radar system and evaluate the working state of radar. The test signal source of the radar test system can produce the accurate reproduction of the echo signal which may be received by the radar under various working conditions and test the performance or working condition of each subsystem and the whole system of the radar by simulating the echo signal. It is the core of radar test system. This paper introduces in detail the development of radar test signal source frequency synthesizer control system based on FPGA in Ku band. The six-layer PCB board is used to realize the hardware of the system. The circuit design and implementation of power supply module, FPGA configuration module, control interface and so on, which have great influence on the system performance, are carefully considered. The frequency synthesis module uses Verilog to write the control module. The serial module uses embedded soft core (Microblaze) technology to realize. According to the characteristics of transmitting data from low frequency clock domain to high frequency clock domain, the system adopts trigger cascade and FIFO cache to solve the synchronization problem of data transmission across clock domain. The timing generation control part of the system uses the modular design idea. The control data and control function are isolated from each other, and the flexibility of configuration data is improved. The control module is connected by bus, and each function module of the system is called by a master control module, and the working sequence of the whole system is controlled. This paper also introduces the test results of the system in detail. The function and performance of the system are tested from time domain, frequency domain, modulation domain and control signal generated by FPGA. The performance of the system achieves the desired purpose. At the same time, many problems found in the process of system testing and the methods to solve these problems are also given, and some ideas for improving the system performance are discussed, which have not been realized yet but may be improved at the present stage.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TN957.51

【共引文獻(xiàn)】

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本文編號(hào)：2307376