本文選題：鎖相環(huán) + 相位噪聲�。� 參考：《電子科技大學(xué)》2014年碩士論文

【摘要】：鎖相環(huán)是通信系統(tǒng)的重要模塊,鎖相環(huán)的性能在很大程度上制約著通信系統(tǒng)的整體性能,本文以802.11.b為應(yīng)用背景,圍繞電荷泵鎖相環(huán)的原理、相位和噪聲模型、電路設(shè)計(jì)等方面進(jìn)行如下研究:闡述了鎖相環(huán)的歷史發(fā)展脈絡(luò)和背景意義,分析了電荷泵鎖相環(huán)的原理及時域相位模型,分析并討論了電荷泵鎖相環(huán)噪聲性能和環(huán)路參數(shù)。闡述了壓控振蕩器、分頻器、鑒頻鑒相器、電荷泵及環(huán)路濾波器的一般結(jié)構(gòu)、工作原理和數(shù)學(xué)模型,并推導(dǎo)一些重要的的數(shù)學(xué)公式。介紹了設(shè)計(jì)這些模塊可能要注意的問題。詳細(xì)介紹了本文設(shè)計(jì)的亞采樣鎖相環(huán)原理和結(jié)構(gòu),闡述了亞采樣鑒相器的原理和數(shù)學(xué)模型,分析了亞采樣電荷鎖相環(huán)的噪聲性能和時域相位模型,闡述了一般亞采樣鎖相環(huán)結(jié)構(gòu)的環(huán)路濾波器電容面積過大的問題和解決方法。在上述基礎(chǔ)之上,本文提出了一種雙環(huán)路鑒相增益可調(diào)的亞采樣電荷泵鎖相環(huán)設(shè)計(jì)方案,其核心環(huán)路和FLL環(huán)路的鑒相增益都可以調(diào)節(jié),這使得該鎖相環(huán)抗PVT變化能力更強(qiáng),良率更高。本文采用宏力GSMC 0.18μm工藝完成亞采樣電荷泵鎖相環(huán)各電路模塊原理圖設(shè)計(jì)、版圖設(shè)計(jì)和性能仿真。由于GSMC 0.18μm工藝沒有提供電感模型,本文選擇了環(huán)形振蕩器做為鎖相環(huán)的壓控振蕩器。為了減少壓控振蕩器的調(diào)諧增益,本文設(shè)計(jì)了8段調(diào)諧曲線的壓控振蕩器,該壓控振蕩器的調(diào)諧增益為200MHz/V,其頻率范圍達(dá)到1.2GHz~2.8GHz。在FLL環(huán)路的電荷泵設(shè)計(jì)中,采用了電流在5μA-155μA可調(diào)的設(shè)計(jì),該電流大小由數(shù)字信號控制調(diào)節(jié),可以減小其受PVT變化的影響。仿真的結(jié)果表明該鎖相環(huán)的功耗為8mW,在2.4GHz處的鎖定時間為12μs,其壓控振蕩器的噪聲性能為-94.6dBc/Hz@1MHz,鎖相環(huán)的整體相位噪聲為-108dBc/Hz@10KHz。
[Abstract]:Phase locked loop (PLL) is an important module of communication system. The performance of PLL restricts the whole performance of communication system to a great extent. In this paper, based on 802.11.b application background, the principle, phase and noise model of CPPLL are discussed. The circuit design is studied as follows: the history and background significance of PLL are expounded, the principle and time-domain phase model of CPPLL are analyzed, and the noise performance and loop parameters of CPPLL are analyzed and discussed. The general structure, working principle and mathematical model of voltage-controlled oscillator, frequency divider, frequency discriminator, charge pump and loop filter are described, and some important mathematical formulas are deduced. The problems that may be noticed in the design of these modules are introduced. The principle and structure of sub-sampling phase-locked loop designed in this paper are introduced in detail. The principle and mathematical model of sub-sampling phase-locked loop are described. The noise performance and time-domain phase model of sub-sampling charge phase-locked loop are analyzed. In this paper, the problem of the capacitor area of the general subsampling PLL loop filter is discussed and its solution is presented. On the basis of the above, a design scheme of sub-sampling charge pump phase-locked loop with adjustable phase discriminant gain is proposed. The phase detection gain of the core loop and FLL loop can be adjusted, which makes the phase-locked loop more resistant to PVT changes. The yield is higher. In this paper, the principle diagram design, layout design and performance simulation of sub-sampling charge pump phase-locked loop are completed by using GSMC 0.18 渭 m process. Because the GSMC 0.18 渭 m process does not provide the inductance model, the ring oscillator is chosen as the voltage-controlled oscillator of the phase-locked loop. In order to reduce the tuning gain of the VCO, a voltage-controlled oscillator with eight tuning curves is designed. The tuning gain of the VCO is 200MHz / V, and its frequency range is 1.2 GHz ~ 2.8GHz. In the design of charge pump in FLL loop, the current can be adjusted from 5 渭 to 155 渭 A, and the current is controlled by digital signal, which can reduce the influence of PVT. The simulation results show that the power consumption of the PLL is 8mW, the locking time at 2.4GHz is 12 渭 s, the noise performance of the VCO is -94.6 dBcr / Hz @ 1MHz, and the overall phase noise of PLL is -108dBc / Hz @ 10KHz.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN911.8;TN432

【共引文獻(xiàn)】

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本文編號：2082221