本文選題：超深亞微米 + 模數(shù)轉(zhuǎn)換器�。� 參考：《電子科技大學》2014年碩士論文

【摘要】：隨著工藝的的發(fā)展,當今的片上系統(tǒng)芯片不僅要求有最小的面積,最優(yōu)的性能,還要有最低的功耗。低功耗設(shè)計首先要求有較低的功耗值,這樣設(shè)備使用時間更長,還要求有較好的電壓降值來保證電路的性能。隨著臺積電28納米工藝的成熟,現(xiàn)功耗結(jié)構(gòu)已經(jīng)發(fā)生了變化,這就要求設(shè)計者積極應(yīng)對這些變化,在設(shè)計每個階段注意細節(jié),挖掘并嘗試新方法來最大程度降低功耗。隨著工藝的發(fā)展,芯片面積和線寬越來越小,功耗密度不斷增大,給后端物理設(shè)計者帶來了極大的挑戰(zhàn)。本文首先從物理層次上來分析功耗的結(jié)構(gòu)及產(chǎn)生機理。闡述了伴隨工藝的發(fā)展,功耗結(jié)構(gòu)比例的變化。在此基礎(chǔ)上,對系統(tǒng)級,代碼設(shè)計級,綜合級的低功耗設(shè)計方法學進行研究。對于電路級的低功耗設(shè)計,即為物理實現(xiàn)階段采取的低功耗策略。在第三章中,實現(xiàn)了一款基于28納米工藝光通信芯片的低功耗物理設(shè)計。由于工作頻率高達2.7GHz,所以功耗和電壓降將會是除了性能之外的一個很大的瓶頸。主要講述的是模數(shù)轉(zhuǎn)換器子系統(tǒng)級的物理設(shè)計,闡述整個項目物理實現(xiàn)過程,包括布局規(guī)劃,電源網(wǎng)絡(luò)規(guī)劃,標準單元布局,低功耗時鐘樹設(shè)計,時鐘樹后優(yōu)化,繞線,靜態(tài)時序分析,物理驗證。主要闡述芯片在各個流程階段遇到的問題,以及解決方法。最后總結(jié)了物理設(shè)計中的低功耗策略以及功耗分析結(jié)果。通過物理設(shè)計,使得高閾值的器件的比例達到85%。漏電功耗降低了35%。電壓降也達到最初的預期指標。
[Abstract]:With the development of technology, the on-chip system chips require not only the minimum area, optimal performance, but also the lowest power consumption. Low power design requires a lower power value to ensure the performance of the circuit. It also requires a better voltage drop to ensure the performance of the circuit. With the maturity of TSMC 28 nanotechnology, the current power structure has changed, which requires designers to actively deal with these changes, pay attention to details in each stage of design, mining and try new methods to minimize power consumption. With the development of technology, the chip area and linewidth are becoming smaller and smaller, and the power density is increasing, which brings great challenges to the backend physical designers. Firstly, the structure and mechanism of power consumption are analyzed from the physical level. With the development of technology, the ratio of power consumption structure is changed. On this basis, the system-level, code design-level, integrated-level low-power design methodology is studied. For low power design at circuit level, a low power strategy is adopted for the physical implementation phase. In chapter 3, a low power physical design based on 28 nm optical communication chip is implemented. Because the operating frequency is as high as 2.7 GHz, power consumption and voltage drop will be a major bottleneck in addition to performance. This paper mainly describes the physical design of the analog-to-digital converter sub-system, including layout planning, power network planning, standard cell layout, low-power clock tree design, post-clock tree optimization, winding, and so on. Static timing analysis, physical verification. This paper mainly describes the problems encountered in each stage of the chip process, as well as the solution. Finally, the low power strategy and power analysis results in physical design are summarized. By physical design, the proportion of devices with high threshold reaches 85. Leakage power consumption is reduced by 35. The voltage drop also meets the initial expected target.
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TN929.1;TN402

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本文編號：2071369