本文選題：信道編碼 + Turbo乘積碼　； 參考：《東北大學(xué)》2014年碩士論文

【摘要】：信道編碼技術(shù)是數(shù)字通信系統(tǒng)中的關(guān)鍵技術(shù)之一,它已成為現(xiàn)代通信學(xué)科中最重要的分支之一。人們一直致力于尋找一種性能接近香農(nóng)極限,并且譯碼復(fù)雜度較低的編碼方案。1994年,Pyndiah等人提出了Turbo乘積碼(TPC),它繼承了Turbo碼在性能上接近香農(nóng)極限的優(yōu)點(diǎn),而且譯碼復(fù)雜度比Turbo碼低,近年來已逐漸成為信道編碼領(lǐng)域的研究熱點(diǎn)。本文首先介紹了Turbo乘積碼的構(gòu)造以及編譯碼原理,然后重點(diǎn)研究了Turbo乘積碼的硬判決和軟判決譯碼算法,對基于Chase算法的軟判決迭代譯碼算法進(jìn)行了改進(jìn)。在Matlab2008環(huán)境下對改進(jìn)前后的譯碼算法進(jìn)行了仿真驗(yàn)證,并對仿真結(jié)果進(jìn)行了分析和比較,得出各種譯碼算法的優(yōu)缺點(diǎn)。仿真結(jié)果表明,改進(jìn)后的譯碼算法比原始譯碼算法在性能上有所提高。同時(shí)對各種影響Turbo乘積碼性能的因素也進(jìn)行了仿真,并對仿真結(jié)果做了對比和分析。在Matlab仿真的基礎(chǔ)上,提出了Turbo乘積碼的FPGA設(shè)計(jì)方案,并詳盡闡述了用FPGA實(shí)現(xiàn)TPC碼譯碼的整體設(shè)計(jì)方案、實(shí)現(xiàn)流程和各個(gè)模塊的具體實(shí)現(xiàn)方法。子碼采用了加一位奇偶校驗(yàn)位的(54,47)截短BCH碼。在FPGA設(shè)計(jì)時(shí),采用自頂向下的設(shè)計(jì)思想,將系統(tǒng)劃分為若干子模塊,使系統(tǒng)的設(shè)計(jì)更加靈活。在ISE9.2環(huán)境下,以Xilinx公司的spartan-3系列中的xc3s4000-4FG676芯片為目標(biāo)芯片,采用Verilog硬件描述語言完成了TPC譯碼器的設(shè)計(jì)、綜合,并在Modelsim10.0C環(huán)境下進(jìn)行了時(shí)序仿真。仿真結(jié)果表明,用FPGA設(shè)計(jì)的譯碼算法在性能上與Matlab仿真結(jié)果一致。在文章的結(jié)尾部分,總結(jié)了研究成果。指出了有待改進(jìn)的地方,并提出了下一步工作計(jì)劃。
[Abstract]:Channel coding is one of the key technologies in digital communication systems. It has become one of the most important branches of modern communication science. People have been working hard to find a coding scheme with performance close to Shannon limit and low decoding complexity. In 1994, Pyndiah et al proposed Turbo product code, which inherits the advantages of Turbo code in performance approaching Shannon limit. Moreover, the decoding complexity is lower than that of Turbo code, so it has gradually become a hotspot in the field of channel coding in recent years. This paper first introduces the construction of Turbo product codes and the encoding and decoding principles, then focuses on the hard decision and soft decision decoding algorithms of Turbo product codes, and improves the soft decision iterative decoding algorithm based on Chase algorithm. The improved decoding algorithms are verified by simulation in Matlab2008 environment, and the simulation results are analyzed and compared, and the advantages and disadvantages of various decoding algorithms are obtained. Simulation results show that the performance of the improved decoding algorithm is better than that of the original decoding algorithm. At the same time, various factors affecting the performance of Turbo product codes are simulated, and the simulation results are compared and analyzed. On the basis of Matlab simulation, the FPGA design scheme of Turbo product code is put forward, and the whole design scheme of decoding TPC code with FPGA is described in detail, the realization flow and the concrete realization method of each module are described in detail. The subcode is a truncated BCH code with a parity check bit. In the design of FPGA, the top-down design idea is used to divide the system into several sub-modules, which makes the design of the system more flexible. In ISE9.2 environment, the xc3s4000-4FG676 chip of spartan-3 series of Xilinx Company is taken as the target chip, and the design of TPC decoder is completed by using Verilog hardware description language, and the time sequence simulation is carried out under the environment of Modelsim10.0C. Simulation results show that the performance of the decoding algorithm designed by FPGA is consistent with that of Matlab simulation. At the end of the article, the research results are summarized. The paper points out the areas to be improved and puts forward the next work plan.
【學(xué)位授予單位】：東北大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN911.22

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本文編號：1934960