本文選題：無線傳感網(wǎng) + FPGA　； 參考：《計算機研究與發(fā)展》2014年01期

【摘要】：作為近年來的一個研究熱點,無線傳感網(wǎng)(wireless sensor network,WSN)是一項可能改變現(xiàn)有工作與生活方式的技術(shù).一個無線傳感網(wǎng)系統(tǒng)可能由幾十個到上萬個節(jié)點組成.每個節(jié)點在保證具有足夠的信息處理和通信能力的前提下,還需要滿足低功耗和低成本的要求.從高效能計算的角度看,以FPGA為代表的可重構(gòu)硬件已經(jīng)被證明是提高系統(tǒng)計算效能的重要方式.傳統(tǒng)上,在嵌入式系統(tǒng)中,FPGA被認(rèn)為并不適用于低功耗設(shè)計.然而,FPGA的可重構(gòu)不僅包括靜態(tài)可重構(gòu)還包括遠(yuǎn)程的部分動態(tài)可重構(gòu)(partial dynamic reconfiguration,PDR).通過對芯片的某一特定區(qū)域的時分復(fù)用,在所需芯片面積減小的情況下,芯片的功耗可以大大減少.除此之外,WSN部署后的維護(hù)和功能的更新也可以通過FPGA芯片的遠(yuǎn)程PDR來實現(xiàn).描述了基于遠(yuǎn)程硬件PDR技術(shù)的WSN節(jié)點.通過對幾個典型算法(IIR,GPSR,SHA-2,FFT)的PDR實現(xiàn),得出節(jié)點的功耗、面積與存儲消耗,并與軟件實現(xiàn)方式進(jìn)行了比較.實驗結(jié)果表明,通過采用PDR技術(shù),在計算時間減少的情況下,所需的芯片面積減少27%,運行時功耗最多可減少60%(829mW).
[Abstract]:As a research hotspot in recent years, Wireless sensor Network (WSNs) is a technology that may change the existing work and life style. A wireless sensor network system may consist of dozens to tens of thousands of nodes. Each node needs to meet the requirements of low power consumption and low cost while ensuring sufficient information processing and communication capability. From the point of view of high performance computing, the reconfigurable hardware represented by FPGA has been proved to be an important way to improve the computing efficiency of the system. Traditionally, FPGA is not considered suitable for low power design in embedded systems. However, the reconfiguration of FPGA includes not only static reconfiguration but also remote partial dynamic reconfiguration. By time division multiplexing in a specific area of the chip, the power consumption of the chip can be greatly reduced when the required chip area is reduced. In addition, the maintenance and function update of FPGA after deployment can also be realized by remote PDR of FPGA chip. The WSN node based on remote hardware PDR technology is described. Through the PDR implementation of several typical algorithms, the power consumption, area and storage consumption of the node are obtained, and the results are compared with the software implementation. The experimental results show that by using PDR technology, the area of the chip is reduced by 27% and the power consumption can be reduced by up to 60 ~ 829mW ~ (-1) when the computing time is reduced.
【作者單位】： 山東大學(xué)計算機科學(xué)與技術(shù)學(xué)院;
【基金】：國家國際科技合作專項(2011DFR20090) 海洋公益性行業(yè)科研專項(201205036-04)
【分類號】：TP212.91

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級參考文獻(xiàn)】

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【相似文獻(xiàn)】

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本文編號：1914528