本文選題：延遲鎖相環(huán) + 折疊運放��； 參考：《南京郵電大學(xué)》2015年碩士論文

【摘要】：延遲鎖相環(huán)是時鐘發(fā)生器電路的一個重要部分。相比于鎖相環(huán),延遲鎖相環(huán)內(nèi)用壓控延遲線代替壓控振蕩器,其時鐘抖動更低,系統(tǒng)更加穩(wěn)定,因而應(yīng)用前景更加廣泛。本文對延遲鎖相環(huán)電路的國內(nèi)外研究現(xiàn)狀進行了調(diào)研,并對其系統(tǒng)及各主要模塊的工作原理進行了深入研究和分析,在此基礎(chǔ)上設(shè)計了一種可以應(yīng)用于時鐘發(fā)生器的高頻率、低抖動性能的延遲鎖相環(huán)。本文設(shè)計的延遲鎖相環(huán)主要部分為五個模塊:鑒相器、電荷泵、濾波器、壓控延遲線和偏置部分。鑒相器采用了動態(tài)D觸發(fā)器,實現(xiàn)了低功耗,解決了鑒相器中存在的鑒相死區(qū)和工作速度慢的問題,并且針對于實際鎖定時輸出時鐘波形的毛刺現(xiàn)象,提出在鑒相器兩個輸入端加入反相器進行隔離,從而抑制了系統(tǒng)輸出時鐘的毛刺。電荷泵懫用折疊運放實現(xiàn)了充放電電流的良好匹配,有效減小了系統(tǒng)的抖動。壓控延遲線采用了自偏置結(jié)構(gòu)的差分可控電流源型延遲單元,抑制共模噪聲的同時減小了系統(tǒng)的抖動,此外還采用低壓差線性穩(wěn)壓器進行供電,減小了電源電壓波動對于延遲時間的影響以及系統(tǒng)的抖動。濾波器由分壓電路產(chǎn)生初始電壓,該分壓電路由起始電路控制,也可以由外接的芯片開關(guān)控制,從而可以避免系統(tǒng)發(fā)生錯誤鎖定。本文設(shè)計的延遲鎖相環(huán)基于SMIC 0.18μm CMOS工藝進行設(shè)計,并通過Spectre仿真器對各個模塊電路以及系統(tǒng)電路進行仿真。實驗結(jié)果表明電源電壓為1.8V時,電路工作頻率范圍從500MHz到750MHz。當(dāng)輸出時鐘為500MHz時,均方根抖動0.576ps,峰峰抖動為7.331ps,功耗約為1.72mw;當(dāng)輸出時鐘為750MHz時,均方根抖動為0.332ps,峰峰抖動為4.225ps,功耗約為3.36mw。
[Abstract]:Delay phase locked loop (DPLL) is an important part of clock generator circuit. Compared with the phase-locked loop, the voltage-controlled delay line is used to replace the voltage-controlled oscillator in the delay PLL, the clock jitter is lower, the system is more stable, and the application prospect is more extensive. In this paper, the domestic and international research status of delay phase-locked loop circuit is investigated, and the working principle of its system and main modules is deeply studied and analyzed. On the basis of this, a kind of high frequency which can be applied to clock generator is designed. Low jitter performance delay PLL. There are five modules in this paper: phase detector, charge pump, filter, voltage-controlled delay line and bias part. Dynamic D flip-flop is used in the phase detector, which realizes low power consumption, solves the problems of phase dead zone and slow working speed in the phase discriminator, and aims at the burr phenomenon of the output clock waveform when the phase detector is actually locked. In order to restrain the burr of the output clock, the inverter is added to the two input terminals of the phase detector to isolate the phase detector. The charge pump realizes the good match of charge and discharge current by folding operational amplifier, and effectively reduces the jitter of the system. The voltage-controlled delay line uses a self-biased differential controllable current source type delay unit to suppress common mode noise and reduce the system jitter. In addition, a low-voltage differential linear regulator is used to supply the power. The effect of voltage fluctuation on delay time and system jitter is reduced. The initial voltage of the filter is generated by the divider circuit, which can also be controlled by an external chip switch to avoid the system error locking. The DPLL designed in this paper is based on the SMIC 0.18 渭 m CMOS process, and simulates each module circuit and the system circuit through the Spectre simulator. The experimental results show that the operating frequency range of the circuit is from 500MHz to 750 MHz when the supply voltage is 1.8 V. When the output clock is 500MHz, the root mean square jitter is 0.576psand the peak jitter is 7.331ps.The power consumption is about 1.72mw. when the output clock is 750MHz, the root-mean-square jitter is 0.332ps, the peak jitter is 4.225psand the power consumption is about 3.36mw.
【學(xué)位授予單位】：南京郵電大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN911.8

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本文編號：1904254