本文選題：Turbo乘積碼 + 分組BCH碼��； 參考：《西安電子科技大學(xué)》2014年碩士論文

【摘要】：在信道編碼理論的發(fā)展歷程中,1994年提出的Turbo乘積碼是一種高效的信道編碼技術(shù),其在碼率、誤碼性能和硬件復(fù)雜度等方面擁有顯著的優(yōu)點,因此逐漸成為信道編碼研究的熱點。乘積碼相比于同碼率的Turbo碼具有更接近于Shannon限的漸近性能。隨著通信領(lǐng)域的不斷發(fā)展,深空通信和移動通信領(lǐng)域?qū)νㄐ畔到y(tǒng)的可靠性和高效性的要求越來越高。在TPC的應(yīng)用與硬件實現(xiàn)方面,乘積碼因其優(yōu)異的糾錯性能和相對簡單的編譯碼算法,得到了越來越廣泛的應(yīng)用。本文首先詳細(xì)介紹了TPC的編碼原理和分量碼的選擇,同時闡述了Chase譯碼算法,并且描述了通過測試序列快速譯碼、節(jié)省存儲資源、減少候選碼字個數(shù)、無競爭碼字時的外信息計算方法和提高譯碼器并行度的改進(jìn)的譯碼算法,分析了改進(jìn)譯碼算法的優(yōu)勢,對譯碼性能進(jìn)行了理論分析。此外,本文通過軟件構(gòu)造了通信系統(tǒng)的仿真模型,驗證分析了不同的分量碼、迭代次數(shù)、不可靠位置數(shù)、量化比特數(shù)和信道類型對于TPC譯碼性能的影響,同時對改進(jìn)型譯碼算法進(jìn)行了仿真驗證和性能分析。最后重點描述了TPC編譯碼器的FPGA實現(xiàn),并詳細(xì)介紹了編譯碼器的主要構(gòu)造及改進(jìn)的方案。整個譯碼器采用了一種全并行輸入的分量碼譯碼器,該分量碼譯碼器可以完成對整個分量碼輸入、比較排序選取不可靠位置、排列候選碼字的度量值和計算外信息,極大地增加了譯碼的并行度,減少了譯碼的時延,有效的提高了系統(tǒng)的吞吐量。本文采用Xilinx公司生產(chǎn)的Kintex-7系列中的XC7K355T芯片完成整個設(shè)計。整個設(shè)計占用芯片39%的邏輯資源和35%的存儲資源,完成了一種綜合型譯碼器,該綜合型譯碼器完成對(1024,676)、(2048,1824)和(4096,3249)三種碼的譯碼工作。對于(1024,676)碼而言,譯碼器的吞吐量可達(dá)T=274.80Mbps。對于(4096,3249)碼而言,譯碼器的吞吐量可達(dá)T=571.34Mbps。
[Abstract]:In the course of the development of channel coding theory, Turbo product code proposed in 1994 is an efficient channel coding technology. It has significant advantages in bit rate, error rate and hardware complexity, so it has gradually become a hot research topic in channel coding. The product codes have the asymptotic performance closer to the Shannon limit than the Turbo codes at the same rate. With the development of communication field, the requirement of reliability and efficiency of communication system in deep space communication and mobile communication field is more and more high. In the aspect of application and hardware implementation of TPC, product codes are more and more widely used because of their excellent error-correcting performance and relatively simple encoding and decoding algorithms. In this paper, the coding principle of TPC and the selection of component codes are introduced in detail. At the same time, the algorithm of Chase decoding is expounded, and the fast decoding of test sequences is described to save storage resources and reduce the number of candidate codewords. The external information calculation method without competing codewords and the improved decoding algorithm to improve the parallelism of the decoder are presented. The advantages of the improved decoding algorithm are analyzed and the decoding performance is theoretically analyzed. In addition, the simulation model of communication system is constructed by software, and the effects of different component codes, iterations, unreliable positions, quantization bits and channel types on TPC decoding performance are verified and analyzed. At the same time, the improved decoding algorithm is verified by simulation and performance analysis. Finally, the FPGA implementation of TPC codec is described in detail, and the main structure and improved scheme of the decoder are introduced in detail. The whole decoder uses a fully parallel input component code decoder, which can complete the input of the whole component code, compare and select the unreliable position, arrange the measurement value of the candidate codeword and calculate the external information. The parallelism of decoding is greatly increased, the delay of decoding is reduced, and the throughput of the system is improved effectively. In this paper, the XC7K355T chip of Kintex-7 series produced by Xilinx Company is used to complete the whole design. The whole design takes up 39% of the logic resource and 35% of the storage resource of the chip, and completes a comprehensive decoder. The integrated decoder accomplishes the decoding of the code 1024676 / 204881824) and the code 40966 / 32499). For the 1024676) code, the throughput of the decoder can be up to 274.80 Mbps. For the code 4096 / 3249, the throughput of the decoder can reach 571.34Mbps.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN911.22;TN791

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本文編號：1879442