發(fā)布時(shí)間：2018-05-04 18:13

  本文選題：AES算法 + 面積優(yōu)化　； 參考：《計(jì)算機(jī)應(yīng)用研究》2014年12期

【摘要】：AES密碼是目前主流應(yīng)用的加密算法,研究了在面積優(yōu)化的同時(shí)兼顧加密速度的解決方法。根據(jù)字節(jié)代換的要求和特點(diǎn),S盒變換采用16×16位的空間預(yù)存儲(chǔ)置換表,通過O(1)查表效率即可實(shí)現(xiàn)Sub Bytes變換。將伽羅華域上所有元素的兩倍先存儲(chǔ)在一張表格中,相應(yīng)運(yùn)算只需要通過查表和相加就可以完成,避免了有限域的乘法運(yùn)算,有效減少了運(yùn)算次數(shù)。密鑰擴(kuò)展是獨(dú)立于加密算法本身的一個(gè)特殊模塊,采用上升沿有效的時(shí)鐘控制密鑰生成方法,在生成密鑰的同一個(gè)時(shí)鐘周期下降沿進(jìn)行密鑰傳遞,減少了系統(tǒng)延時(shí),增強(qiáng)了并行性,使得面積優(yōu)化后的AES加密效率更高,吞吐量更大。通過計(jì)數(shù)器控制加密函數(shù)調(diào)用的輪數(shù),使得每個(gè)模塊能多次被調(diào)用,從而使得加密芯片面積減少。實(shí)驗(yàn)表明在Xilinx Virtex-5 FPGA上優(yōu)化后的加密模塊所占用面積為11 163 Slices,相比優(yōu)化之前的20 173 Slices,占用面積減少了將近一半。
[Abstract]:AES cryptography is the main encryption algorithm in current application. This paper studies the solution of area optimization and encryption speed at the same time. According to the requirements and characteristics of byte substitution, the S-box transform uses a 16 脳 16 bit spatial pre-storage permutation table, and the Sub Bytes transform can be realized through the efficiency of searching the table. Two times of all elements on the Galois domain are stored in a single table. The corresponding operation can be accomplished only by looking up tables and adding them together, thus avoiding the multiplication of finite fields and effectively reducing the number of operations. The key extension is a special module independent of the encryption algorithm itself. It uses the rising edge clock to control the key generation method effectively, and transfers the key at the same time when the key is generated in the same clock cycle, thus reducing the system delay. The parallelism is enhanced so that the area optimized AES encryption efficiency is higher and the throughput is larger. The number of rounds of encryption function is controlled by counter, so that each module can be called many times, so that the area of encryption chip is reduced. The experimental results show that the area occupied by the optimized encryption module on Xilinx Virtex-5 FPGA is 11 163 Slices. compared with 20 173 Slices before optimization, the occupied area is reduced by nearly half.
【作者單位】： 衡陽(yáng)師范學(xué)院計(jì)算機(jī)科學(xué)系;湖南大學(xué)信息科學(xué)與工程學(xué)院;聚落文化遺產(chǎn)數(shù)字化技術(shù)與應(yīng)用湖南省重點(diǎn)實(shí)驗(yàn)室;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(61173036) 衡陽(yáng)師范學(xué)院產(chǎn)學(xué)研基金資助項(xiàng)目(12CXYZ01) 湖南省“十二五”重點(diǎn)建設(shè)學(xué)科資助項(xiàng)目 湖南省大學(xué)生研究性學(xué)習(xí)和創(chuàng)新性實(shí)驗(yàn)計(jì)劃資助項(xiàng)目(湘教通2014[248]號(hào)(2014366)) 聚落文化遺產(chǎn)數(shù)字化技術(shù)與應(yīng)用湖南省重點(diǎn)實(shí)驗(yàn)室開放基金資助項(xiàng)目(J1401Z)
【分類號(hào)】：TN918.4

【參考文獻(xiàn)】

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本文編號(hào)：1844059