本文選題：圖像壓縮 + JPEG2000��； 參考：《中北大學(xué)》2014年碩士論文

【摘要】：圖像信號(hào)具有直觀、形象、易懂和信息量大等特點(diǎn)，是人們最豐富的信息來(lái)源。然而圖像數(shù)字化后的數(shù)據(jù)量太大，對(duì)數(shù)據(jù)的傳輸、存儲(chǔ)等方面具有很大的挑戰(zhàn)，所以，傳統(tǒng)的圖像傳感器、采集卡、計(jì)算機(jī)顯示的模式已經(jīng)遠(yuǎn)遠(yuǎn)不能滿足要求，對(duì)圖像的實(shí)時(shí)編碼壓縮顯得尤為重要。 本文綜合考慮了FPGA處理速度快和DSP在算法方面突出的優(yōu)勢(shì)，，提出了通過(guò)FPGA控制圖像的采集、緩存、格式的轉(zhuǎn)換、前期的處理以及與計(jì)算機(jī)之間的數(shù)據(jù)傳輸，通過(guò)DSP實(shí)現(xiàn)JPEG2000算法，對(duì)圖像進(jìn)行壓縮的方案。同時(shí)，為了適應(yīng)多種圖像的輸入，本系統(tǒng)設(shè)計(jì)了多種視頻圖像輸入接口，包括傳統(tǒng)的模擬視頻輸入CVBS混合視頻輸入和S-video輸入，還可以實(shí)現(xiàn)Camera Link數(shù)字接口的視頻輸入。 圖像采集前端通過(guò)FPGA的I/O端口模擬I2C總線時(shí)序，完成對(duì)視頻解碼器的初始化配置，并接收其輸出的標(biāo)準(zhǔn)數(shù)字視頻格式ITU-R BT.656的圖像數(shù)據(jù)，對(duì)該數(shù)據(jù)進(jìn)行格式的變換以及一些前期的處理后，傳輸給DSP進(jìn)行實(shí)時(shí)的壓縮。此外，F(xiàn)PGA還控制與計(jì)算機(jī)的接口，接收計(jì)算機(jī)的指令，并將壓縮后的圖像數(shù)據(jù)傳輸給計(jì)算機(jī)。壓縮編碼模塊采用了TI公司的C6000系列DSP，在硬件上實(shí)現(xiàn)了JPEG2000算法，對(duì)圖像進(jìn)行了實(shí)時(shí)壓縮。 最后通過(guò)實(shí)驗(yàn)，驗(yàn)證并比較了圖像壓縮的效果，并對(duì)算法進(jìn)行了部分改進(jìn)。該系統(tǒng)實(shí)用性強(qiáng)，穩(wěn)定性高，在高壓縮比的情況下圖像失真率低，無(wú)論是在工業(yè)控制領(lǐng)域還是科研方面都有一定的借鑒意義。
[Abstract]:Image signal is the most abundant source of information because it is intuitive, image, easy to understand and large amount of information. However, the amount of digital image data is too large, the data transmission, storage and other aspects have a great challenge, so the traditional image sensor, acquisition card, computer display mode has been far from meeting the requirements. It is very important to compress the image in real time. Considering the fast processing speed of FPGA and the outstanding advantages of DSP in algorithm, this paper puts forward that the JPEG2000 algorithm can be realized by DSP, which can control image acquisition, cache, format conversion, pre-processing and data transmission with computer. The scheme of image compression. At the same time, in order to adapt to the input of various images, the system designs a variety of video input interfaces, including the traditional analog video input CVBS mixed video input and S-video input, and can also realize the Camera Link digital interface video input. The image acquisition front-end simulates the I2C bus timing through the I / O port of FPGA, accomplishes the initialization configuration of the video decoder, and receives the image data of the standard digital video format ITU-R BT.656. The data is transmitted to DSP for real-time compression after format transformation and some previous processing. In addition, FPGA also controls the interface with the computer, receives instructions from the computer, and transmits the compressed image data to the computer. The compression coding module adopts TI C6000 series DSP and implements the JPEG2000 algorithm in hardware. The image is compressed in real time. Finally, the effect of image compression is verified and compared by experiments, and the algorithm is partially improved. The system has strong practicability, high stability and low image distortion rate under the condition of high compression ratio. It has some reference significance in both industrial control field and scientific research.
【學(xué)位授予單位】：中北大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TN919.81

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本文編號(hào)：1801611