本文選題：低壓差分信號(hào) + 接收器��； 參考：《軍事通信技術(shù)》2015年04期

【摘要】：文章提出了一種符合IEEE Std.1596.3-1996標(biāo)準(zhǔn),適用于片間高速低壓差分信號(hào)LVDS(Low Voltage Differential Signal)傳輸?shù)慕邮掌餍酒O(shè)計(jì)方案,有效地解決了傳統(tǒng)的接口電路在低電源電壓低功耗的條件下無(wú)法滿(mǎn)足高速數(shù)字信號(hào)傳輸?shù)膯?wèn)題。方案采用新型的軌到軌折疊式共源共柵前置預(yù)放大器拓展了接收器的共模范圍以及獨(dú)立的電流源電路為系統(tǒng)提供偏置并通過(guò)CSMC 0.5μm工藝流片,在各個(gè)工藝角下對(duì)接收器芯片進(jìn)行了直流分析、交流分析和瞬態(tài)分析。仿真結(jié)果表明,此芯片滿(mǎn)足設(shè)計(jì)指標(biāo),在共模電平為±1V的誤差范圍內(nèi),具有100mV的閾值遲滯,最高數(shù)據(jù)傳輸速率大于200 Mbps。
[Abstract]:In this paper, a design scheme of receiver chip, which conforms to IEEE Std.1596.3-1996 standard and is suitable for high-speed and low-voltage differential signal LVDS(Low Voltage Differential signal transmission between chips, is proposed. The traditional interface circuit can not meet the problem of high-speed digital signal transmission under the condition of low power supply voltage and low power consumption. The new rail to rail foldable common-grid preamplifier extends the common mode range of the receiver and the independent current source circuit to provide bias and flow sheet via CSMC 0.5 渭 m process. The DC analysis, AC analysis and transient analysis of the receiver chip are carried out at various process angles. The simulation results show that the chip meets the design requirements and has the threshold hysteresis of 100mV and the maximum data transmission rate greater than 200Mbpswithin the error range of 鹵1V common-mode level.
【作者單位】： 解放軍理工大學(xué)通信工程學(xué)院研究生3隊(duì);解放軍理工大學(xué)通信工程學(xué)院;
【分類(lèi)號(hào)】：TN851

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本文編號(hào)：1799952