本文選題：DVB-S2　切入點：LDPC碼　出處：《西安電子科技大學》2014年碩士論文

【摘要】：目前,前向糾錯碼因其能夠有效改善信道噪聲對信息傳輸?shù)挠绊?在現(xiàn)代數(shù)字通信系統(tǒng)中已得到了廣泛應用。級聯(lián)糾錯碼較單一前向糾錯碼能夠結(jié)合外碼和內(nèi)碼的各自優(yōu)勢,進一步降低誤碼率,更接近信道容量。諸多現(xiàn)行的通信標準中采用糾錯碼級聯(lián)技術(shù)。結(jié)合可逼近香農(nóng)限性能的低密度奇偶校驗碼(Low Density Parity Check,LDPC)的級聯(lián)碼技術(shù)更是該領(lǐng)域的研究熱點,歐洲數(shù)字電視衛(wèi)星廣播第二代標準(Digital Video Broadcasting Satellite-2nd Generation,DVB-S2)即采用了BCH(Bose Chaudhurl Hocquenghem)+LDPC級聯(lián)碼來進行前向糾錯。第二代地面數(shù)字電視廣播標準(Digital Video Broadcasting-Terrestrial-Second Generation,DVB-T2)、數(shù)字視頻廣播下一代手持終端(Digital Video Broadcast-Next Generation Handheld,DVB-NGH)等標準都將BCH+LDPC級聯(lián)碼作為其前向糾錯碼。為了適應不同的信道環(huán)境,上述通信標準中的級聯(lián)碼多采用多模式方式,如DVB-S2標準中級聯(lián)碼模式多達21種�？紤]到DVB-S2標準中BCH+LDPC級聯(lián)碼由于其碼長較長、碼率較多,不易于硬件實現(xiàn),本文在不降低其譯碼性能的前提下,設(shè)計了一種基于最小和改進算法高速LDPC譯碼器的FPGA(Field Programmable Gate Array,可編程邏輯陣列)硬件實現(xiàn)方案。對BCH+LDPC級聯(lián)碼的硬件實現(xiàn)進行了研究,并仿真分析了各模式下級聯(lián)碼的性能。首先,基于Matlab平臺,分別仿真了BCH碼和LDPC碼在AWGN(Additive White Gaussian Noise,加性高斯白噪聲)信道下的誤比特率性能。特別地,論文對比了不同LDPC譯碼器算法的復雜度及性能,由對比結(jié)果可得,本文采用的譯碼算法能夠在不增加其譯碼復雜度的條件下對其誤碼性能最高有0.1dB左右編碼增益的提高。其次,論文基于FPGA實現(xiàn)了符合DVB-S2標準的LDPC譯碼器,并在Xilinx ML605 FPGA芯片上對兩種不同譯碼算法實現(xiàn)的LDPC譯碼器進行了下載測試。仿真和綜合結(jié)果表明,在AWGN信道下本文采用的偏置最小和算法(Offset Min-Sum Algorithm,OMSA),基于100MHz工作時鐘數(shù)據(jù)的計算吞吐率最高可達132Mbps,較原算法歸一化最小和算法(Normalized Min-Sum Algorithm,NMSA),能夠在不增加復雜度的基礎(chǔ)上對LDPC譯碼器的性能有所改善,其誤碼性能最高可增加0.8dB的編碼增益。最后,論文基于FPGA實現(xiàn)了DVB-S2標準BCH+LDPC級聯(lián)碼,并在ML605開發(fā)板上下載測試,在AWGN信道下對比了級聯(lián)前后譯碼器輸出結(jié)果。結(jié)果表明,對于DVB-S2標準LDPC碼中的21種模式,當其誤比特率在10-6~10-12之間時,會出現(xiàn)錯誤平層,而文中BCH+LDPC碼級聯(lián)的實現(xiàn),BCH碼有效降低了LDPC譯碼器的這一平層,測試區(qū)間內(nèi)誤比特率有效下降到10-10以下。
[Abstract]:At present, forward error correction codes have been widely used in modern digital communication systems because they can effectively improve the influence of channel noise on information transmission.Compared with single forward error correction code, concatenated error correction code can further reduce the bit error rate and approach the channel capacity by combining the respective advantages of the outer code and the inner code.Error correction code concatenation is used in many current communication standards.The concatenation technique of low Density Parity check code (LDPC), which can approach the Shannon limit, is a hot research topic in this field.The second Generation Digital Video Broadcasting Satellite-2nd Generation Standard DVB-S2) adopts the BCH(Bose Chaudhurl Hocquenghem-#en5# concatenated code for forward error correction.The second generation digital Video Broadcasting-Terrestrial-Second generation Video Broadcasting-Terrestrial-Second generation DVB-T2C and the next generation digital video broadcasting handheld terminal, digital Video Broadcast-Next Generation handheldor DVB-NGH, take BCH LDPC concatenated code as its forward error correction code.In order to adapt to different channel environments, the concatenated codes in the above communication standards are mostly multi-mode, such as 21 concatenated code modes in the DVB-S2 standard.Considering that the BCH LDPC concatenated code in DVB-S2 standard is not easy to be implemented in hardware because of its long code length and high bit rate, the decoding performance of the concatenated code is not reduced in this paper.A hardware implementation scheme of FPGA(Field Programmable Gate array based on minimum and improved algorithm high speed LDPC decoder is designed.The hardware implementation of BCH LDPC concatenated codes is studied, and the performance of concatenated codes in each mode is simulated and analyzed.Firstly, based on Matlab platform, the BER performance of BCH code and LDPC code in AWGN(Additive White Gaussian Noise (additive Gao Si white noise) channel is simulated respectively.In particular, the complexity and performance of different LDPC decoder algorithms are compared.The decoding algorithm proposed in this paper can improve the performance of 0.1dB code without increasing its decoding complexity.Secondly, based on FPGA, we implement a LDPC decoder that conforms to the DVB-S2 standard, and test the LDPC decoder implemented by two different decoding algorithms on the Xilinx ML605 FPGA chip.Simulation and synthesis results show that,The offset Min-Sum algorithm used in this paper in AWGN channel is offset Min-Sum algorithm. The maximum throughput based on 100MHz working clock data can reach 132 Mbpss, which is higher than that of Normalized Min-Sum algorithm (NMSAA), which can be used for LDPC without increasing complexity.The performance of the decoder has improved,The maximum error performance can increase the coding gain of 0.8dB.Finally, the DVB-S2 standard BCH LDPC concatenated code is implemented based on FPGA, and the test is downloaded on the ML605 development board. The output results of the concatenated decoder are compared under the AWGN channel.The results show that for 21 modes of DVB-S2 standard LDPC codes, the error level will occur when the bit error rate is between 10-6 and 10-12, and the concatenation of BCH LDPC codes can effectively reduce the level layer of LDPC decoder.The bit error rate within the test interval is effectively reduced to below 10-10.
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TN911.22;TN791

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本文編號：1714784