本文選題：Turbo乘積碼　切入點(diǎn)：并行譯碼器　出處：《西安電子科技大學(xué)》2014年碩士論文

【摘要】：Turbo乘積碼(TPC)自1994年提出后,其優(yōu)異的性能引起了研究人員的廣泛關(guān)注。作為一種高效的前向差錯(cuò)控制(FEC)信道編碼技術(shù),TPC在碼率、譯碼性能和硬件復(fù)雜度方面具有很大的優(yōu)勢(shì),具有不錯(cuò)的應(yīng)用前景。隨著通信技術(shù)的迅猛發(fā)展,人們對(duì)數(shù)據(jù)傳輸速率的要求越來越高。傳統(tǒng)的串行TPC譯碼器占用資源較少,但是譯碼延時(shí)太大,很難滿足高速的要求,人們紛紛把目光轉(zhuǎn)向并行譯碼器。TPC的碼字特點(diǎn)使其很容易提高并行度,但是單純的行列并行譯碼需要使用大量的存儲(chǔ)資源,且控制比較復(fù)雜。本文中我們提出了一種新的并行譯碼器,大大提高了TPC譯碼器的吞吐量。在實(shí)現(xiàn)中使用了多種實(shí)現(xiàn)高速的設(shè)計(jì)方法:采用新的譯碼器結(jié)構(gòu)減少行列譯碼之間的時(shí)延;設(shè)計(jì)了一種每個(gè)時(shí)鐘可以處理一行碼字的分量碼譯碼器;分量碼譯碼器找最不可靠位時(shí)采用快速排序減少時(shí)延;比較候選碼字相關(guān)度量確定最優(yōu)碼字和競(jìng)爭碼字時(shí)采用快速排序減少時(shí)延等。這些技術(shù)可以顯著提高譯碼器的吞吐量。本文結(jié)合中國電子科技集團(tuán)公司第十研究所的合作課題,采用VHDL作為開發(fā)語言,在Xilinx Virtex-5系列的xc5vlx330芯片上實(shí)現(xiàn)了三種不同碼率的TPC編譯碼器:(32,26,4)?(32,26,4)TPC、(64,57,4)?(32,26,4)TPC和(64,57,4)?(64,57,4)TPC,并且把它們合成一個(gè)碼率兼容的編譯碼器,通過一個(gè)mode信號(hào)的不同輸入進(jìn)行不同的碼字選擇。譯碼器總資源只是略高于占用資源最多的單個(gè)編譯碼器,實(shí)現(xiàn)了資源的最優(yōu)化。經(jīng)測(cè)試,三種TPC的吞吐量分別為315Mbps、502Mbps和1083Mbps,實(shí)現(xiàn)了Gbps量級(jí)吞吐量的譯碼器。
[Abstract]:Turbo Product Code (Turbo) has attracted wide attention since it was proposed in 1994. As an efficient forward error control (FEC) channel coding technique, it has great advantages in bit rate, decoding performance and hardware complexity. With the rapid development of communication technology, the demand for data transmission rate is becoming higher and higher. The traditional serial TPC decoder takes less resources, but the decoding delay is too long, so it is difficult to meet the requirements of high speed. People turn their attention to the character of parallel decoder. TPC makes it easy to improve the parallelism, but the simple parallel decoding of column and column requires a lot of storage resources. In this paper, we propose a new parallel decoder. The throughput of the TPC decoder is greatly improved. A variety of high-speed design methods are used in the implementation: a new decoder structure is used to reduce the delay between the rows and rows; A component code decoder which can process a line of codewords per clock is designed, and the fast sorting is used to reduce the delay when the component decoder finds the least reliable bit. Comparing candidate codeword correlation metrics to determine optimal codewords and competing codewords, fast sorting is used to reduce delay and so on. These techniques can significantly improve the throughput of the decoder. Using VHDL as the development language, three kinds of TPC codecs with different bit rates are implemented on xc5vlx330 chips of Xilinx Virtex-5 series. TPCU 64N 57U 4U???!!! 32!!! 26!!! 4!!! 4!!! 4? TPC and 64TPC? The total resource of the decoder is only slightly higher than that of the single decoder, which occupies the most resources, and synthesizes them into a bit-rate compatible codec and selects different codewords through different inputs of a mode signal, and the total resource of the decoder is only slightly higher than that of a single codec with the largest amount of resources. The test results show that the throughput of the three kinds of TPC is 315Mbps502Mbps and 1083Mbpss respectively, and the decoder of Gbps throughput is realized.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TN911.22;TN791

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本文編號(hào)：1654403