本文關(guān)鍵詞： FPGA 高性能計算 高級綜合 密碼應(yīng)用 IP核模板庫　出處：《國防科學(xué)技術(shù)大學(xué)》2014年博士論文　論文類型：學(xué)位論文

【摘要】：高性能計算正經(jīng)歷著根本性的變化。能耗和散熱的需求也逐漸成為限制了大型數(shù)據(jù)中心的不斷擴張的瓶頸。這些變化推動著高性能計算不斷發(fā)展新的計算技術(shù)�？删幊踢壿嬯嚵屑夹g(shù)是一項能夠在提高性能的同時降低能耗技術(shù)。但是FPGA開發(fā)面臨多重挑戰(zhàn),在硬件上開發(fā)并行的應(yīng)用程序,超過了許多現(xiàn)有開發(fā)人員的知識,因而我們需要更加方便地編程工具來挖掘FPGA的高性能計算潛力。高級綜合是項將高級語言的描述轉(zhuǎn)換成硬件結(jié)構(gòu)的行為描述的技術(shù)。本文提出了基于數(shù)據(jù)驅(qū)動的應(yīng)用類IP核高級綜合的設(shè)計方法。課題從實際出發(fā),設(shè)計一個可以實現(xiàn)的系統(tǒng)框架,而且要保證這個系統(tǒng)不僅使用方便,還能夠生成出高性能的加密硬件代碼。根據(jù)用戶的模塊化描述,生成軟件流程圖。將加密算法實現(xiàn)成為FPGA可重構(gòu)的參數(shù)化IP核,構(gòu)建參數(shù)化的IP核庫。通過搜索算法,根據(jù)軟件流程圖和IP核庫,生成并優(yōu)化硬件節(jié)點圖。最后,根據(jù)硬件節(jié)點圖,生成Verilog代碼。本文構(gòu)建了高效的IP核庫,IP核的表示和實現(xiàn)是可重構(gòu)加速器的硬件實現(xiàn)基礎(chǔ)。我們利用數(shù)據(jù)結(jié)構(gòu)來描述這些硬件IP核的屬性和計算行為,為生成硬件流程圖的搜索算法提供了IP核。本文將典型的密碼算法通過硬件實現(xiàn),并由此構(gòu)建了面向密碼應(yīng)用的高性能加密模板庫。另外,還針對程序的循環(huán)、分支和其他結(jié)構(gòu),設(shè)計了相應(yīng)的參數(shù)化模塊。本文研究了面向硬件結(jié)構(gòu)的數(shù)據(jù)流圖優(yōu)化算法。根據(jù)前端生成的數(shù)據(jù)流圖,利用硬件模塊綁定算法生成硬件流圖。面向基于模塊的硬件流圖,本文主要通過重用模塊,以減少流水線的資源消耗;采用了公共子表達式消除,來優(yōu)化分支結(jié)構(gòu);采用資源最佳算法來實現(xiàn)設(shè)計空間的探索。最后通過構(gòu)建FPGA原型系統(tǒng),驗證了本文提出的高級綜合框架。針對目標(biāo)FPGA芯片對硬件系統(tǒng)的總體結(jié)構(gòu)進行了設(shè)計。目標(biāo)系統(tǒng)中高級綜合生成的硬件代碼與頂層控制模塊一起集成到FPGA中,構(gòu)成完整的FPGA實現(xiàn)。最后對多個應(yīng)用程序的高級綜合進行了示例,并進行性能實現(xiàn)對比,實驗結(jié)果顯示本文的高級綜合框架及優(yōu)化算法有著良好的效果。
[Abstract]:High performance computing is undergoing fundamental changes, and the demand for energy consumption and heat dissipation has gradually become a bottleneck that limits the continuous expansion of large data centers. These changes promote the development of new computing technologies for high performance computing. Programmable logic array technology is a technology that can improve performance while reducing energy consumption. But FPGA development faces many challenges. Developing parallel applications on hardware is beyond the knowledge of many existing developers, Therefore, we need more convenient programming tools to exploit the high performance computing potential of FPGA. Advanced synthesis is a technique to transform high-level language description into behavior description of hardware structure. The design method of applying IP-like core advanced synthesis. Design a system framework that can be implemented, and ensure that the system is not only easy to use, but also able to generate high-performance encryption hardware code. The encryption algorithm is realized as the FPGA reconfigurable parameterized IP core, and the parameterized IP core library is constructed. Through the search algorithm, the hardware node diagram is generated and optimized according to the software flow chart and the IP core library. According to the hardware node diagram, the Verilog code is generated. In this paper, the representation and implementation of IP core in an efficient IP core library is the basis of the hardware implementation of the reconfigurable accelerator. We use the data structure to describe the properties and computing behavior of these IP cores. The IP core is provided for the search algorithm to generate the hardware flow chart. This paper implements the typical cryptographic algorithm by hardware, and constructs a high-performance encryption template library for cryptographic application. In addition, the paper also aims at the cycle of the program. The corresponding parameterized modules are designed for branching and other structures. In this paper, the optimization algorithm of data flow diagram for hardware structure is studied. According to the data flow diagram generated by the front end, Hardware flow diagram is generated by hardware module binding algorithm. This paper mainly reuses module to reduce pipeline's resource consumption, adopts common subexpression elimination to optimize branch structure. The optimal algorithm of resources is used to explore the design space. Finally, the prototype system of FPGA is constructed. The overall structure of the hardware system is designed for the target FPGA chip. The hardware code generated by the advanced synthesis in the target system is integrated into the FPGA with the top-level control module. Finally, an example of advanced synthesis of multiple applications is given, and the performance comparison is carried out. The experimental results show that the advanced synthesis framework and the optimization algorithm of this paper have a good effect.
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2014
【分類號】：TN918.2;TN791

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本文編號：1498390